最近は半導体業界の注目度が非常に高いですが、半導体開発においてどのような研究開発がおこなわれ、どのような専門性が求められるのかは外部から極めて分かりづらいです。
また、国内の半導体製造装置メーカー（半導体業界（製造装置））との違い（専門性の違いなど）についても、やはりわかりづらいと言えます。
この問題に対し、特許情報を活用します。
特許情報は企業の開発の軌跡であり、客観的なエビデンスになり得る情報です。
本記事では、採用サイトとは別の視点で、NVIDIA、インテル、TSMC、クアルコム、AMDの研究・開発職ニーズと関連する専門性を特許情報から解読します。
結論（概要）は以下の通りです。
・情報系分野（情報科学、コンピュータサイエンス、情報工学、通信工学など）
・電気系分野（電気電子工学、電子工学、電気工学など）
・化学系分野（物理化学、材料化学、化学など）
・材料系分野（材料工学、材料工学など）
・物理系分野（応用物理学など）
・数学系分野（応用数学など）
・機械系分野（機械工学など）
１ 業界サーチの概要
特許情報は企業の開発情報だと言えます。
業界サーチは、業界における主要企業の特許情報から、その業界の企業がどのような開発をおこなってきたのか、客観的な情報を導き出そうとするものです。
特許分類（後述）からは、その特許に関わる開発の主な技術分野がわかります。
すなわち、その企業の開発職においてどのような専門性が求められるのか特許情報から推測できます。
２ 半導体業界
２.１ 半導体業界とは
ここでは半導体チップ（集積回路）の研究開発、設計、製造をおこなう業界を意図します。
ただし、製造工程（ファブレスメーカーかファウンドリーなど各プレーヤーが主戦場とする工程）については区別していません。
２.２ サーチ対象
以下の外資系半導体メーカー5社を対象にしました。
（２）インテル・コーポレーション（インテル）
（３）台湾積體電路製造股▲ふん▼有限公司（※）（TSMC）
（４）クアルコム，インコーポレイテッド（クアルコム）
（５）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド（AMD）
※ 出願人名をそのまま記載
２.３ 使用プラットフォーム
特許情報プラットフォーム（J-PlatPat）
３ サーチ結果
３.１ 結果概要
開発イメージは下表のとおりです。
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モノの開発 |
サービスの開発 |
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個人向け |
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法人向け |
・高解像度画像シーケンスを生成するプロセッサ |
・デジタル回路とアナログ回路が混在する集積回路の回路設計最適化に関する方法 |
３.２ 出願件数の推移
下図は半導体5社の特許出願件数の推移です。
企業によって、また、出願年によって出願件数が大きく変動しています。
ただし、どの企業も毎年、一定以上の特許出願をおこなっており、そのような出願につながる開発がおこなわれていることが推測されます。
３.３ 開発の活発度
特許出願件数≒開発の活発度、だと考えるなら、
クアルコム＞インテル＞AMD＞TSMC＞NVIDIA
だと言えます。
３.４ 主な開発分野
各社ごとに特許出願件数が多かった技術分野を以下に示します。
各社の出願上位3つの技術分野を抽出して並べています（特許出願されていても、その企業の出願件数上位に入っていない技術分野は除外されています）。
各記号は発明の技術分類をあらわします。
分類参照：FIセクション/広域ファセット選択（特許情報プラットフォーム）
ハイブリッド車両に特に適した制御システムなどがこれに該当します。
NVIDIAがこの分野から多く出願しています。
フォトマスクなどがこれに該当します。
TSMCがこの分野から多く出願しています。
プログラム制御のための装置などがこれに該当します。
NVIDIA、インテル、クアルコム、AMDがこの分野から多く出願しています。
イメージ分析などがこれに該当します。
NVIDIA、AMDがこの分野から多く出願しています。
半導体の製造方法などがこれに該当します。
インテル、TSMC、AMDがこの分野から多く出願しています。
データ交換ネットワークなどがこれに該当します。
クアルコムがこの分野から多く出願しています。
ネットワークデータの管理などがこれに該当します。
インテル、クアルコムがこの分野から多く出願しています。
３.５ 半導体外資系5社の近年の開発トレンドと求められる専門の例
特許情報の出願年数が新しいほど、その企業の開発実態を反映していると言えます。
ここ10年のトレンドは以下のとおりです。
発明の主要な技術分野（筆頭FI）の出願年ごとの出願件数です。
出願件数が少ない技術分野は除外しています。
発明の説明は、必ずしも特許請求の範囲を完全に表現したものではありません。
関連する専門分野の例はあくまでイメージです。また、専門の概念レベルを必ずしも同一レベルで表示してはいません。
特許は難解ですが、GeminiやChatGPTなどのテキスト生成AIを活用すると簡単に解読できます。以下の記事を参考にしてください。
（１）NVIDIA｜開発トレンドと専門性
上図期間中、G06Tが最も多いです。次いでG06F、B60W、G06Nが多いです。
具体例として高解像度画像シーケンスを生成するプロセッサが挙げられます。
従来の技術では、画像間でブレンドするために低解像度のモーションデータを履歴バッファに記憶する際にジッタオフセット（時間的超解像度処理でブレを抑制するための画素ごとの微小な位置ずらし）を考慮しないため、精細なディテールが失われ、ゴースト発生などのアーティファクトにつながる問題がありました。
これに対し、現在の画像フレームのモーションデータ（運動ベクトル）を取得し、以前の画像フレームのモーションデータを低解像度でバッファから取得するプロセッサであり、以前の画像のモーションデータを低解像度バッファに記憶する前にレンダリング時に色サンプリングに使用されたジッタ・オフセットを適用して高解像度化・拡張し、その後、逆ジッタ・オフセットを適用して解像度を低減し、現在の画像の色データと位置合わせした状態で低解像度バッファに記憶し直し、画像を生成する際にはバッファから取得した以前の画像の低解像度モーションデータに再度ジッタ・オフセットを適用してから使用し、ニューラル・ネットワークでブレンディング重みを推論することにより、低帯域幅でより正確な履歴モーションデータを参照可能となり、時間的安定性を向上させてアーティファクトを抑制した超解像度画像を効率的に生成できるプロセッサが開発されています（以下URL）。
高運動ベクトルを取得して以前の画像フレームのモーションデータを低解像度でバッファから取得し、解像度画像シーケンスを生成するプロセッサ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7707126/15/ja
関連する専門分野の例：情報科学（リアルタイム処理に特化したニューラルネットワークアルゴリズムの開発と最適化、システム全体の効率（メモリ帯域幅、GPU使用率）の改善、モーションベクトル差分情報を新たな入力特徴量として組み込むためのCNNまたはRNNベースのネットワークアーキテクチャの設計、処理・後処理プログラム、およびNNの推論カーネルを共有メモリやテンソルコアなどを活用して超高速かつ低消費電力で実行できるように最適化、時間的アップサンプリングの品質を客観的に評価するための指標の設定、複数のデータセットでNNの訓練と検証を繰り返してゴーストやちらつき（フリッカー）の発生を最小限に抑えるモデルパラメータの決定）、電気電子工学（プロセッサ（GPU/ASIC）のハードウェア設計、データ転送効率を考慮したメモリ制御システムの構築、プロセッサ（特にGPU）におけるビデオメモリ（VRAM）の帯域幅とレイテンシの分析、低解像度のモーションデータバッファ（履歴バッファ）の読み書きがシステムのボトルネックとならないようなデータ転送プロトコルの設計、ジッタ・オフセットの適用、アップサンプリング、逆ジッタ・オフセットの適用といった一連のデータ処理を専用のハードウェア回路（アクセラレータ） として効率的に実装するための論理設計、フレーム間でデータを共有するバッファの管理におけるメモリ上の配置の最適化、複数の処理スレッドが競合なく高速にアクセスできるキャッシュコヒーレンシ機構やメモリコントローラの設計）
従来、ピクセルごとのオプティカル・フロー（画像中のピクセルの動き）計算は算出リソースを集約的で並列化が困難な場合がありました。
これに対して、オプティカル・フローを効率的に計算するプロセッサであり、特定の第1の領域におけるピクセルの動きを、その領域と重複する第2の領域のピクセルの動きに少なくとも部分的に基づいて計算するための回路を備え、第2の領域に含まれるピクセルのうち、背景（Background）とラベリングされたピクセルに対する動きの計算を除外することにより、計算リソースの大部分が動きが複雑で追跡が難しい前景オブジェクトやエッジの領域に集中され、背景のような動きが単純かまたはオプティカル・フローの信頼性が低い領域の無効なピクセルの計算を省略し、GPUの並列計算アーキテクチャと互換性が高いリアルタイム処理をおこなうプロセッサが開発されています（以下URL）。
背景と前景の領域判別に基づく領域別処理技術→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7728760/15/ja
関連する専門分野の例：情報科学（画像処理アルゴリズムの効率化と並列計算環境に最適化されたソフトウェア設計および実装、オプティカル・フロー計算、スーパーピクセル生成、インフィリング、およびフィルタリングの各ステップを、GPUなどの並列計算環境で最大限に高速に実行するためのアルゴリズム設計およびデータ構造の検討、画像の強度、階調度、深度などの特性に基づいて動きの信頼性が低いピクセル（無効フロー）や計算から除外すべき背景ピクセルを正確にラベリング・識別するための画像解析モデルの検討、オプティカル・フロー補間時のインフィリング・コスト（例：ワープ・コスト、強度差、ピクセル距離）の各パラメータが最終的な視覚品質と計算速度に与える影響の評価・解析および最適な重み付けの決定）、電気電子工学（画像処理のデータフローを考慮したプロセッサのハードウェア設計およびシステム全体の性能および電力効率の最適化、オプティカル・フロー計算、スーパーピクセル生成および反復的なインフィリング処理を高速に実行するためのプロセッサ内部の専用処理ユニット（アクセラレータ） の論理設計、画像データ、フローマップ、スーパーピクセル情報などの大容量データの読み書きがボトルネックとならないようGPU内のキャッシュコヒーレンシやメモリ帯域幅を最大化するデータ転送経路の検討）
従来のニューラルネットワークの訓練、特に高次元の医療画像データを使用するハイパーパラメータ最適化は多大な計算リソースと時間を要するという問題がありました。
これに対して、訓練データの一意性（類似性の低さ） に基づいて第1のニューラルネットワーク（プロキシ・ネットワーク）を用いて第2のニューラルネットワーク（本番ネットワーク）の訓練パラメータを推定する回路を備えたプロセッサであり、全訓練データから相互情報や正規化相互相関が低い（すなわち、冗長性が少なく一意性が高い）データを抽出し、プロキシ・データセットを構築し、プロキシ・データセットと本番ネットワークより層数やチャネル数などが少ないプロキシ・ネットワークを組み合わせて使用することで、本来数日かかるハイパーパラメータ最適化の計算負担を大幅に削減できるプロセッサが開発されています（以下URL）。
ニューラルネットワークの訓練パラメータ推定技術→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7709938/15/ja
関連する専門分野の例：情報科学（リソース効率的な機械学習アルゴリズムとモデル設計、練データの一意性を定量化するための相互情報や相関の計算ロジックの実装および計算精度と速度のトレードオフの評価、本番モデルの性能を維持しつつ計算量を最も削減できるプロキシ・ネットワークのアーキテクチャ（層数、残差ブロック数、チャネル数など）の探索・設計）、電気電子工学（ニューラルネットワーク訓練を加速するためのプロセッサ・ハードウェアアーキテクチャの設計・最適化、プロキシ・ネットワークの訓練やデータの一意性計算を高速に実行するためのGPUや専用ASIC/FPGA内の演算ユニットとメモリ構造（キャッシュ、DRAM）の連携の最適化、データ転送のボトルネックを解消するためのオンチップメモリの階層構造や並列演算効率を高めるための計算パイプラインの設計と実装検証）
具体例としてメモリ・バリア同期を効率化する並列処理プロセッサが挙げられます。
複数のワープ（スレッド・サブグループ）にわたる並列処理の同期に従来のカウンタ方式のバリアではメモリ資源が過大に必要となるという問題がありました。
これに対して、対称型マルチプロセッサ上で連動スレッド・グループを実行するプロセッサであり、スレッドの複数のグループによるメモリ・アクセス順序を制御するメモリ・バリア演算を1つまたは複数の回路によって実施し、メモリ・バリア演算では複数のスレッド・グループの同期情報を単一のアドレス指定可能なメモリ・ロケーションに記憶し、同期情報はスレッドの個々のグループの同期状態を指示するビットの別個のグループを持つビット・フィールドとして格納され、ビット・フィールドの各ビットは並列実行可能なスレッドのサブグループ（ワープ）を表し、ワープの到着を記録するためにアトミックな論理OR演算を使用し、最後のワープの到着時にアトミックな論理AND演算を用いてすべてのビットをクリアすることで同期を完了させることにより、カウンタベースの既存技術と比較してバリアに必要なメモリ資源が低減され、大規模並列環境での処理効率が向上するプロセッサが開発されています（以下URL）。
メモリ・バリア同期を効率化する並列処理プロセッサ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7710414/15/ja
関連する専門分野の例：情報科学（並列処理環境における同期アルゴリズムの理論的解析および並列プログラミングモデルへの組み込み設計、ビット・フィールドバリアと既存のカウンタベースバリアとの同期待ち時間やスケーラビリティを定量的に評価するシミュレーションモデルの構築、CUDAやOpenCLなどの並列プログラミング・プラットフォームにマルチワープグループの同期機能を効率的に公開するためのAPIとランタイム・ライブラリの設計と実装）、電気電子工学（メモリ・バリア演算をプロセッサに実装するための論理回路レベルの設計と最適化およびシステム全体の資源利用効率の評価、メモリ・バリア演算に用いられるアトミック論理演算を高速に実行するための専用回路の設計、同期情報が格納される単一アドレス指定可能メモリ・ロケーション（共有メモリやキャッシュ） への複数ワープからの同時アクセス要求に対する競合（コンテンション）の解析、メモリコントローラまたはバス・アービトレーション機構のスループット最適化）
従来、プログラミング・コードの再利用時、コードの更新によってさまざまなバージョンが混在し、機能の呼出しが複雑でエラーを起こしやすい点が問題でした。
これに対して、APIを実行する1つまたは複数の回路を備えたプロセッサであり、APIは並列コンピューティングを容易にするドライバであるライブラリの特定バージョンの部分を識別するように構成され、この識別機能はAPIコールのアドレス（機能ポインタ）を取得する際、機能シンボル名と要求するドライバ・バージョン（例：
cudaVersion）をパラメータとして受け付け、フラグ（例：デフォルト、レガシーストリーム、スレッドごとのストリームなど）を受け付けることで実行時に要求された特定のバージョンおよび特殊な実装形態に対応するメモリ・アドレスを決定し、ポインタとして返すことにより、複雑なバージョン管理を意識せず、常に必要な機能の正確な実装形態を呼び出すことが可能となるプロセッサが開発されています（以下URL）。APIコールアドレス取得プロセッサ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7727626/15/ja
関連する専門分野の例：情報科学（並列処理環境におけるAPIバージョン管理機構の設計、ソフトウェア・インターフェースの定義およびコンパイラ・ランタイム連携の最適化、APIの機能シンボルとドライバ・バージョンを対応付けるハッシュテーブルやメタデータ構造の設計、ユーザープログラムからAPI機能アドレスを取得するための関数シグネチャ（パラメータ、戻り値）の定義、ユーザーコードのコンパイル時・実行時リンクの動作ロジック（静的/動的リンク、バージョン不一致時の挙動）の設計・検証）、電気電子工学（APIのバージョン識別とアドレス決定ロジックを実行するプロセッサ内の回路実装、動的なアドレス決定の高速化とプロセッサ全体の効率に関する検討、APIアドレスルックアップのロジック（ハッシュテーブル検索、線形テーブル検索など）をプロセッサの制御ユニットまたは専用アクセラレータ回路として実装するための論理設計、アドレス決定処理が低レイテンシで実行できるようハードウェア記述言語を用いた回路の最適化およびチップ面積や消費電力への影響の評価）
具体例としてセンサデータに基づく歩行者の複合行動認識と危険性評価による自律マシンの制御技術が挙げられます。
従来、一般的な警報システムは危険にさらされている対象者を特定せずに広範囲に警報するため、無関係な人々の気が散るという問題がありました。
これに対して、車両に搭載されたセンサから得られたデータを用いる技術であり、このセンサデータの第1の部分に基づき第1のマシン学習モデル（体勢畳み込みニューラル・ネットワークなど）を使用して歩行者の体勢に応じた第1の特徴ベクトルを決定し、センサデータの第2の部分に基づき第2のマシン学習モデル（頭部姿勢畳み込みニューラル・ネットワークなど）を使用して歩行者の頭部姿勢に応じた第2の特徴ベクトルを決定し、これらの2つの特徴ベクトルを連結してサポート・ベクトル・マシン分類器などを使用して歩行者が「テキスティング」「通話」などのアクションを実行しているかどうかを決定し、このアクション情報に歩行者の軌道、属性、環境情報なども加えて衝突の可能性（危険レベル）を判定し、この可能性に少なくとも部分的に基づいて車両が速度を落とすなどの制御動作や特定の歩行者にのみ向けたビーム形成オーディオ信号などの指向性警報を発する制御動作をおこなうことで、不要な人への妨害を軽減しつつ本当に危険な歩行者に対して必要なタイミングで効果的な回避行動や警報を提供する技術が開発されています（以下URL）。
センサデータに基づく歩行者の複合行動認識と危険性評価による自律マシンの制御技術→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7680897/15/ja
関連する専門分野の例：情報科学（ルチモーダルデータ統合に基づく深層学習モデルの設計と最適化、体勢（運動学的特徴ベクトル）と頭部姿勢（頭部姿勢特徴ベクトル）を決定するCNNモデルの精度向上と軽量化、時系列的な行動意図（横断するか否か）を予測するためのLSTMやリカレント型ニューラルネットワークの設計、異なる特徴ベクトル（運動学的、物体、頭部姿勢、人属性など）を連結して最終的な危険レベルを出力する分類器（SVMなど）のロジック設計）、電気電子工学（車両センサ・プロセッサ統合と指向性警報ハードウェアの実装、カメラやLiDARなどのセンサから入力されるデータの前処理（画像処理、点群処理）を効率的におこなためのプログラマブル・ビジョン加速装置の回路設計、深層学習モデルの推論を高速化するための深層学習加速装置のハードウェア・アーキテクチャ（例：テンソル処理ユニットの構成）の設計、危険レベルに応じて音響信号の位相と振幅をリアルタイムで制御して特定方向へ音波を集束させるビーム形成オーディオ信号放出システムのスピーカ配列と制御回路の設計）
具体例として複数のプロセッサに実施させるアプリケーション・プログラミング・インターフェース（API）を格納した機械可読媒体が挙げられます。
再帰ニューラル・ネットワークの実行コードは複雑で非効率になる可能性があり、既存APIには改善の余地がありました。
これに対して、再帰ニューラル・ネットワーク（RNN）の定義と実行を効率化するグラフベースのAPIに関するものであり、プロセッサはニューラル・ネットワーク構造を表すグラフ定義とループ構造を指定する再帰属性を含むAPIコールを受け取り、APIは畳み込みや汎用行列乗算などの動作を表すノードとデータフローを表すエッジで構成されるグラフによってRNNを抽象的に定義することを可能にし、再帰属性をグラフに関連付け、トリップ・カウントや制御テンソルにより反復回数を指定することで従来の
whileループなどのプログラミング構造よりも技術的優位性のある再帰の表現を実現し、コンパイラは再帰ループのループ融合、ループ・アンローリング、並列化などの最適化を容易におこなうことができRNNの複雑な実行を高性能かつ効率的におこなえるようになる機械可読媒体が開発されています（以下URL）。複数のプロセッサに実施させるAPIを格納した機械可読媒体→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7634004/15/ja
関連する専門分野の例：情報科学（RNNのグラフベースAPIの設計、抽象化、コンパイラ最適化技術の検討、APIコールの機能と構文の定義およびRNNの時間軸方向の処理の抽象化、再帰属性（トリップ・カウントなど）に基づきループ融合やアンローリングといった高性能な命令を生成するためのコンパイラの最適化ロジックの実装）、電気電子工学（ニューラルネットワークの計算資源を最適化するためのハードウェア実装、低レイテンシなメモリ・プロセッサ間連携の検討、RNNの実行フェーズにおける行列演算を高速化のため特定用途向け集積回路やGPUなどのハードウェア上における並列処理ユニットやメモリ・アクセスの最適化、推論および訓練論理におけるデータ・ストレージ（SRAM/DRAM）と演算ユニット間のデータ転送パスの設計）
（２）インテル｜開発トレンドと専門性
G06Fが最も多いです。次いでH01L、H04W、H04N、H04L、G11Ⅽ、G06Tが多いです。
具体例として単一パッケージ内の複数のダイ（半導体チップまたはICチップの中身の本体）間（D2D）相互接続リンクを介したデータ通信を実現するダイが挙げられます。
従来のD2D相互接続はエラー訂正処理による遅延が大きく、リトライバッファの増大や電力効率の低下を招いていました。
これに対して、データを送信するためのPHY（物理層）電気回路と、その動作を制御するPHYロジックを備えたダイであり、PHYロジックはデータ転送のメインパスであるメインバンド上のデータレーンを用いて8ユニットインターバルデータ信号を送信し、このデータ送信と同時にメインバンド内の有効レーンを用いて有効信号を送信し、この有効信号はデータ信号の位置をフレーミングすることでデータ境界を明確化し、その論理状態の変化に基づいてエラー確認応答やクレジットリリースなどの遅延に敏感なデータをオーバーロードして伝送することにより、従来のサイドバンドを用いるよりも遅延を短縮でき、リトライバッファの小型化、消費電力の低減およびシステム性能の向上が可能なダイが開発されています（以下URL）。
D2D相互接続リンクを介したデータ通信を実現するダイ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7646872/15/ja
関連する専門分野の例：電気工学（物理層の信号処理回路の設計、8-UIデータ信号と有効信号の同時送信におけるタイミング（スキュー）を厳密に制御するためのCDR（Clock and Data Recovery）回路やイコライザ回路の設計、低消費電力を実現するためのクロックゲーティングや省電力モード時における信号品質の評価）、コンピュータサイエンス（データ通信プロトコルの設計およびそれを実行するためのPHYロジック（デジタル回路）およびシステム全体の動作の設計・検証、有効信号の論理状態変化を利用したエラー検出およびフレーミング機能を実現するステートマシン（有限状態機械）の設計と検証、低遅延通信技術を組み込んだマルチダイシステムの性能（レイテンシ、スループット）を評価するためのシステムシミュレーションモデルの構築と解析、バッファサイズの最適化ロジックの設計）
従来のプロセッサは機械学習などで多用される大規模行列の連鎖演算において、中間結果をいちいちメモリに書き戻す（ストア）必要がありました。
これに対して、連鎖的なタイル演算を実行する際、プロセッサは3つ以上の演算回路（処理エンジン/FMAグリッドなど）から第1の演算（例：行列乗算）を実行するための第1の回路と、それに続く第2の演算（例：行列加算または別の乗算）を実行するための第2の回路を命令に関連付けて選択し、第1の回路から第2の回路へのデータ経路を動的に構成することにより、第1の演算で生成された第3の中間行列（結果）がメモリやレジスタファイルに書き戻されることなく、構成された動的経路を介して第2の回路に直接転送され、中間結果のロード・ストアに伴うレイテンシとメモリ帯域幅の消費が削減され、処理速度の向上と消費電力の低減が実現されるプロセッサ装置が開発されています（以下URL）。
連鎖タイル演算を実行するためのプロセッサ装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7582591/15/ja
関連する専門分野の例：情報科学（連鎖タイル演算を高速に実行するための新しい命令セットの設計、命令をパイプラインで処理するためのプロセッサ内部の制御アルゴリズム（ハードウェアロジック）の設計・検証、命令間のデータ依存性の分析、中間結果のメモリ・ストア・スキップを最適に実行するためのスケジューリングロジック（どの演算回路を使うか、いつデータを流すか）の設計、プロセッサの実行フローを記述するRTL（レジスタ転送レベル）コード作成およびシミュレーションを通じてバグがないかの検証）、電気電子工学（行列演算を行う演算ユニット（FMAなど）の高性能・低消費電力な回路設計、中間結果を回路間で高速に転送するためのオンチップの信号伝送経路の設計・最適化、大量の行列要素を並列に演算する積和演算回路のトランジスタレベルでのレイアウト設計、動的に構成されるデータ経路における信号遅延（タイミング）やノイズの解析、ギガヘルツ級の高速動作に耐えうる配線構造やドライバ回路の物理設計（レイアウト設計やタイミング検証））
従来、クラウド環境ではホスト側（VMMなど）がゲスト（VMなど）のメモリを完全に制御でき、不正アクセスや機密データ漏洩のセキュリティリスクが高いという問題がありました。
これに対して、ゲストワークロードが自身のゲストアドレスとホストが割り当てた期待ハードウェア物理アドレスとの対応を定義し、これをメモリオーナーシップエントリ（MOT）として作成し、このMOTはホストからアクセスされないようゲストのキーで暗号化され、ゲストワークロードがメモリにアクセスする際、プロセッサはホストが提供した変換後のハードウェア物理アドレスを取得し、次に、プロセッサはこの変換後の物理アドレスに対応するMOTエントリをゲストのキーを用いて復号し、エントリに格納された期待ゲストアドレスを抽出し、要求されたゲストアドレスと復号されたMOTエントリ内の期待ゲストアドレスが一致するかどうかを判定し、一致した場合にのみメモリへのアクセスを許可し、一致しない場合はアドレス変換が不正におこなわれた（ホストによるリマッピング攻撃など）とみなし、アクセス要求をアボート（中止）することで、ゲストの機密データとワークロードのセキュリティを確保しつつホストはプラットフォームの制御を維持できるプログラムが開発されています（以下URL）。
不正なメモリ操作を防ぐコンピュータプログラム→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7428770/15/ja
関連する専門分野の例：情報科学（マイクロアーキテクチャとセキュリティプロトコルの設計・検証、MOTの検索・検証を行うプロセッサ内部のロジック（ページミスハンドラなど）の設計、アドレス変換パス（EPTウォーク）とMOT検証を結合した高速かつ安全な処理パイプラインの確立、MOTのキャッシュ機構（TLBなど）の設計、MOTエントリの暗号化/復号処理とアクセス判定ロジックの実装、リマッピング攻撃が試みられた際のアボート/例外処理の動作検証シミュレーション、セキュリティ機能を追加したプロセッサの命令セットアーキテクチャ（ISA）の拡張）、電気電子工学（メモリ暗号化エンジンやプロセッサ回路の高性能・低消費電力化設計、ゲストキーによるMOTエントリの復号やメモリコンテンツの暗号化/復号を高速に処理する専用ハードウェア回路（暗号エンジン）の設計、キードメインキーを安全に管理・供給するセキュリティハードウェアモジュール（TPMなど）の設計、XTS暗号などのアルゴリズムをプロセッサの動作周波数で処理できる高効率な暗号化/復号回路のトランジスタレベル設計、MOT検証プロセスにおける信号遅延や消費電力を最小化するための物理設計（レイアウト設計、タイミング検証））
具体例として集積回路構造が挙げられます。
近年、10nm以下の微細化が進む中、トランジスタ性能最適化と製造プロセス変動の抑制が困難でした。
これに対して、シリコン製フィンの上にゲート誘電体層とゲート電極が配置されたたFinFET構造であり、ソース/ドレイン領域の上方に設けられたトレンチコンタクト構造（溝を埋めて作った垂直な接続構造）がU字形金属層の上にT字形金属層を重ねた形状を有し、トレンチコンタクトとゲート電極との間には誘電体材料が充填され、その誘電体材料の最上面と同一平面になるようにT字形金属層の上には絶縁キャップ層が設けられ、この絶縁キャップ層はU字形金属層の横方向の幅よりも大きな幅で形成されるためトレンチコンタクト構造の頂部を完全に覆い、上層の配線工程において誘電体材料の凹設やコンタクト間のショートを防ぎ、微細なフィーチャにおけるデバイスの電気的性能と製造の安定性を向上させる集積回路構造が開発されています（以下URL）。
集積回路構造→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7525241/15/ja
関連する専門分野の例：電子工学（集積回路構造が目標とする高性能化、低消費電力化およびスイッチング速度の要件を満たすかどうかの回路設計的、デバイス物理学的検証、FinFETの物理モデルパラメータ（例：移動度、しきい値電圧）の抽出・検証、トレンチコンタクト構造がトランジスタの寄生抵抗や寄生容量に与える影響の分析、集積回路全体のタイミング性能や電力性能の評価、要求される回路設計仕様を達成するための構造最適化指針の策定）、物理化学（積回路を構成する各層の材料（シリコン、ゲート誘電体、金属、絶縁体）の界面反応、結晶成長、ナノスケールでのエッチング・堆積プロセスの化学的・物理的原理の解明、U字形・T字形金属層や絶縁キャップ層を形成する際の化学気相成長や原子層堆積の反応の評価および膜のコンフォーマリティ（均一な被覆性）と結晶性の最適化）
従来のPHY層（信号を物理的に送受信する回路：OSI参照モデルの第1層）ベースのIO（入出力）設計は異なるバンプピッチ間の接続が困難で、カスタム設計コストとシリコンリスクが高い点が問題でした。
これに対して、パッケージ基板上に異なるバンプピッチを持つ第1のダイと第2のダイが搭載された電子パッケージであり、第1のダイは第1のIOバンプマップを、第2のダイは第1より小さい第2のピッチを持つ第2のIOバンプマップを持ち、2つのダイのエッジに沿った幅（ショアライン幅）を一致させつつバンプピッチの差をIOバンプの行列の数で吸収することで、具体的には、ピッチの小さい第2のダイはエッジに垂直な方向の列の数を増やし、エッジに沿った方向の行の数を減らすことで第1のダイと同数の信号バンプと同一のショアライン幅を確保することにより、IO領域の設計を共通化し、異なる製造ノードやピッチを持つダイ間でも大規模な再設計なしに相互接続を可能にし、設計コストの削減とチップレットの再利用性を向上させた電子パッケージが開発されています（以下URL）。
異なるバンプピッチを持つダイ間の相互運用性を確保する電子パッケージ構造→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7612975/15/ja
関連する専門分野の例：電気電子工学（異なる物理ピッチとルーティング環境（パッケージ基板またはブリッジ）を持つダイ間で信号の完全性の確保および高速伝送のボトルネックを解消するためのシグナルインテグリティとパワーインテグリティの最適化、チップ間の相互接続チャネル（ブリッジ上のトレースやパッケージ基板内のトレース）についてSパラメータなどの高周波特性を測定またはシミュレーション、異なるバンプピッチとトレース長がクロストーク、反射、スキューに与える影響の評価）、情報工学（異なる物理仕様（バンプピッチ、行列数）を持つ半導体チップ（ダイ）を論理的な制約と物理的な制約を満たしつつ効率的かつ自動的に設計・配置・配線するための設計自動化アルゴリズムおよびフローの検討、入力されたバンプピッチ（例: 55µm、36µm、110µm）に応じてIOバンプマップにおける行数と列数を自動的に計算・調整して設計ファイル（GDSIIデータなど）を生成するパラメータ駆動型スクリプトまたはツールの検討、IO回路を標準セルライブラリから使用してこれらのデジタルセルをIOバンプマップの物理的な位置に合わせて、回路性能を損なわない形で効率的に配置・ルーティングする自動化アルゴリズムの設計）
具体例としてチャネル品質情報報告技術が挙げられます。
従来のチャネル品質情報報告は超高信頼低遅延通信において、非常に良好または非常に劣悪なチャネル状態（高い/低いSINRのテール領域）に関する情報が4ビットテーブルでクリッピングされ、基地局での正確なリンク適応が困難になるという問題がありました。
これに対して、広帯域のチャネル状態情報（CSI）を基に広帯域チャネル品質インデックス（CQI）レポートを送信するユーザ機器（UE）であり、特定のサブバンドに関するサブバンドCQIレポートの送信に使用するビット数を従来の2ビットに限定せず、2、3、4、及び5のセットから動的に識別し、この識別されたビット数に基づいて送信されるサブバンドCQIレポートは従来の4ビットCQIテーブルで示せる最高可能値のスペクトル効率（SE）よりも高いSE値をシグナリングできるように拡張、具体的にはサブバンドのSE値が最高可能値のSEよりも少なくともYビット/秒/Hzだけ高いことを示すことにより、極端に良いチャネル状態（高いSINR）を正確に基地局へ報告できるようになるUEが開発されています（以下URL）。
チャネル品質情報報告技術→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7693832/15/ja
関連する専門分野の例：通信工学（物理層およびMAC層におけるチャネル符号化、変調方式、信号処理アルゴリズムの最適化、拡張された5ビットCQIテーブルの各コードポイントに対応する変調符号化方式とターゲット誤り率の関係の解析およびそれを実現するための信号対干渉雑音比の推定精度を高める信号処理アルゴリズムの設計・実装）、情報工学（ユーザ機器と基地局間の無線リソース制御シグナリングおよびプロトコル処理の設計、基地局（gNB）が上位層シグナリングを介してサブバンドCQI報告のビット数（例：2、3、4、5ビット）や拡張範囲を示すオフセット値（Y, Z）をUEに通知するためのRRCプロトコルメッセージ構造の定義、UE側のプロセッサでその情報を受信・識別・適用する制御ロジックの実装）
具体例として垂直帰線期間（VBI）を利用して後続のフレーム更新のタイプを事前に通知する機能を持つディスプレイソース側装置が挙げられます。
従来のディスプレイシステムではフレーム更新やそのタイプ（完全/部分）を事前にパネルへ通知する仕組みがなく、電力管理や表示の同期が非効率でした。
これに対して、画像ソース（プラットフォーム）とディスプレイパネル間でフレーム更新をおこなう際に更新情報を事前に通知する、プロセッサとプロセッサに結合された送信機を備えた装置であり、プロセッサは次フレームが完全フレーム更新なのかそれとも一部のピクセルデータのみを更新する部分フレーム更新なのかを決定し、送信機は次のフレーム更新が開始される前の垂直帰線期間（VBI）の間にこの決定された更新のタイプ（完全/部分）を示す1または複数のシンボル（情報要素）をディスプレイパネルに送信することにより、パネル側はVBI期間中に受け取ったシンボルの指示に基づき続くフレーム更新が完全である場合にはリンク遮断などの積極的な電力管理動作をスケジュールし、部分である場合にはティアリング抑制処理や更新に必要な素子のみを起動するきめ細かな電力ゲーティングを実行することが可能な省電力化と表示性能の向上を両立させる装置が開発されています（以下URL）。
VBIを利用して後続のフレーム更新のタイプを事前に通知する機能を持つディスプレイソース側装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7447196/15/ja
関連する専門分野の例：通信工学（ディスプレイインターフェースにおけるVBI期間の信号伝送プロトコルの設計、VBI期間に送る更新タイプを示すシンボルのデータ構造、符号化方式（エンコーディング）、伝送速度をDisplayPortなどの既存規格に準拠または拡張した設計、送信機（トランスミッタ）と受信機（レシーバ）の回路実装と誤り率解析）、電気電子工学（表示ソース側およびパネル側のハードウェア制御ロジックとそれに必要なタイミング生成回路の設計、プロセッサ/GPUからの指示を受けて完全/部分更新通知シンボルを生成・送信するタイミングコントローラのカスタムロジック回路の設計、VBI期間の正確な時間窓内でのシンボル送信ゲート制御回路、パネル側の低電力モード制御用のクロック・リセット生成回路の設計・検証）
具体例としてエッジアクセラレータのダイレクトアドレッシング（直接アドレス指定）と高速ルーティングを実現する計算装置が挙げられます。
従来のアクセラレータ間連携はCPUが中央で処理しレイテンシとオーバヘッドが増大するという問題がありました。
これに対して、エッジコンピューティング環境においてワークロード処理を高速化するアクセラレータ装置へのアクセス効率を高める計算装置であり、備えられた回路がエッジネットワーク上の宛先アクセラレータ装置にアクセスするための要求を受信し、この要求にはメモリ空間やネットワーク空間などで割り当てられた宛先アドレスが特定され、回路は受信した宛先アドレスを基にそのアドレスに関連付けられた宛先アクセラレータ装置を迅速に識別（位置を決定）することにより、従来のシステムのように中央のCPUを介さずに、直接、識別した宛先アクセラレータ装置に要求を送信（転送）することが可能になり、アクセラレータ間のデータ転送におけるCPUのオーバヘッドを低減し、ワークロード処理のレイテンシを短縮する計算装置が開発されています（以下URL）。
直接アドレス指定と高速ルーティングを実現する計算装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7562923/15/ja
関連する専門分野の例：情報工学（エッジネットワーク全体における分散システムとしての最適化、アクセラレータ装置へのサービスとしての機能提供のためのソフトウェアスタックの設計、多数のアクセラレータ装置（リソース）の可用性や処理能力を監視するメッセージバスの設計、受信した要求を最も適した宛先アクセラレータに割り当てるためのリソーススケジューリングアルゴリズムの設計、アクセラレータの利用状況に応じた負荷分散ロジックや要求元のレイテンシ要求を満たすための最適なリソース選択メカニズムをソフトウェアとして実装）、電子工学（アドレスに基づき要求を直接ルーティングする専用の回路（アクセラレータアドレッシングユニット）の高性能化および計算装置内のデータ転送アーキテクチャの設計、宛先アドレス（メモリまたはネットワークアドレス）を基に、要求をCPUの仲介なしに高速で識別・転送するためのカスタムロジック回路をFPGAやASICといった半導体チップとして設計、アドレスのルックアップとアクセス制御を並列処理で行うためのハードウェアアクセラレータアドレッシングユニットのRTL設計およびそれに伴う低レイテンシ・高スループットのオンチップ通信インターコネクトの検証）
具体例として多段階的な電流の書き込みがおこなわれる相変化メモリセルが挙げられます。
従来の相変化材料（PCM）のSETアルゴリズムでは微細化されたメモリセルでの書き込み時間が長くなり、データのエラーが増える問題がありました。
これに対して、熱で抵抗が変わるPCMを使ったメモリアレイの記憶セルであり、PCMを低抵抗の状態へ変えるため、電力を送る端子を備えており、電力を核を作る段階と結晶を成長させる段階の二つに分けて制御し、核形成段階では電流を第3から第4へと徐々に強めながら合計の第3・第4期間にわたって流し、結晶成長段階では電流を第1から第2へと徐々に強めながら合計の第1・第2期間にわたって流し、このとき核を作る段階にかける合計時間が結晶を成長させる段階の合計時間の1.5倍未満になるよう電流の強さと時間が調整されることにより、小さくなったメモリセルでも結晶の生成と成長を効率よく進め、書き込み時間を短くしつつデータの信頼性を高く保つことができるメモリセルが開発されています（以下URL）。
多段階的な電流の書き込みがおこなわれる相変化メモリセル→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7721867/15/ja
関連する専門分野の例：電子工学（段階的な電流のパターンを正確に作り出し、制御する回路（書き込み制御回路、ドライバ）の設計およびメモリセル動作特性の評価、各電流の強さ、流す時間、立ち上がり速度を正確に制御するための電流供給回路の設計、メモリセル周辺にあるトランジスタなどの回路部品の電気特性の解析および最適な回路設計の検証）、材料化学（PCMの微細化や省電力化に適した組成の探索および熱による変化の仕組みの解明、早く核ができてよく成長するという二つの性質を両立できるカルコゲナイド系材料の最適な成分比の探索、加熱や冷却の際に材料の原子がどのように動いて状態が変化するのかの評価、電流パターンの有効性の証明）
具体例としてレイトレーシング（光の経路を逆に辿って画像を生成する技術）高速化のためのレイ方向に基づく動的ソート装置が挙げられます。
従来のレイトレーシングでは、レイ（光線）のトラバーサル（探索）処理が非効率であり、リアルタイム処理に必要なリソースが非常に多く、実行速度が遅いという問題がありました。
これに対して、グラフィックスプロセッサに組み込まれ、リアルタイムレイトレーシングを加速するレイソーティング機能を備える装置であり、シーン（仮想の3次元空間）内に放出される複数のレイ（光線）を生成するレイ生成器を含み、生成された各レイについてレイの進行方向に関するデータを生成するレイ方向評価回路／ロジックやレイ方向データに少なくとも部分的に基づいて複数のレイを複数のレイキュー（レイの待機列）にソートするレイソーティング回路／ロジックを備え、このソート処理は空間内で収束性の高い（似た方向を持つ）レイをグループ化するために実行されることにより、バウンディングボリューム階層といったアクセラレーション構造（仮想空間内のレイがどの物体に当たるかを高速に判断するために用いられる階層的なデータ構造）のトラバーサル効率（光線が物体を探すときの道のりの効率）が向上し、メモリアクセスの局所性が高まるためレイトレーシングのレイ-シーン交差判定処理が高速化されるソート装置が開発されています（以下URL）。
レイトレーシング高速化のためのレイ方向に基づく動的ソート装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7612972/15/ja
関連する専門分野の例：情報科学（レイ生成、方向評価、ソート機能を実現するための集積回路の設計と動作特性の評価、高並列処理に適したレイソーティング回路の設計、ターゲットとする半導体プロセスでの遅延、消費電力および面積の最適化、レイ方向データを効率的に量子化してソートキーを生成する専用ハードウェアの設計、BVHトラバーサル処理との連携におけるレイテンシを最小化することの検証）、電子工学（レイトレーシングのアルゴリズムおよびデータ構造の設計、GPUの並列処理環境下で性能を最大化するソートの検討、レイの収束性（局所性）を最大化するための最適なレイ方向量子化アルゴリズム（レイ方向データをどのように離散的な値に変換するか）の設計、さまざまなシーンでのレイの分布に基づきソートキーとレイキューへの割り当てを決定するヒューリスティックなソートロジックの検討、トラバーサル効率改善効果の評価）
（３）TSMC｜開発トレンドと専門性
H01Lが最も多いです。次いでG06F、G03F、H10Bが多いです。
具体例として高電力応用に使われるIII-V族化合物材料（主に窒化ガリウム, GaN）を用いた高電子移動度トランジスタなどのGaN系パワー半導体装置が挙げられます。
従来のシリコン系デバイスが物理的限界に近づく中、GaN系デバイスは高電圧・高周波動作が可能ですが、製造過程で生じる欠陥が信頼性における問題となっていました。
これに対して、実際のトランジスタを構成するゲート電極、ソース電極、ドレイン電極、フィールドプレートおよび導線といった特定の電極パターンをシミュレートする試験構造をトランジスタと同じ製造工程で同じ半導体基板上またはその近傍に形成し、この試験構造は横方向に互い違いに配置された（千鳥配置）パターンや垂直方向に重なり合った（MIM構造）パターンで構成され、実際のトランジスタの電極間隔に比べて意図的に非常に狭いピッチ（例えば）でパターンを形成できるため実際のトランジスタの広い電極間隔では無視されてしまうような微小な欠陥でも試験構造内では電極間を短絡させたり、異常なリーク電流を引き起こしたりする異常挙動として顕在化させることができる半導体装置が開発されています（以下URL）。
GaN系パワー半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7615207/15/ja
関連する専門分野の例：材料工学（II-V族化合物半導体の結晶成長と欠陥形成メカニズムの解析、GaNやAlGaNといったIII-V族材料をシリコン基板などの上に形成するエピタキシャル成長の条件（温度、ガス流量、組成比など）の最適化、格子不整合や熱膨張不整合に起因する貫通転位や応力欠陥の発生密度の評価、試験構造で検出される欠陥がどの材料工程に起因するものかの特定）、電子工学（GaN系HEMTの降伏電圧や電界緩和といったデバイスの解析、フィールドプレートの最適な配置の決定、ウェーハ上で試験構造に数百ボルトの高電圧を印加することによる欠陥の有無を判定するための高電圧チャージポンプ回路や計測インターフェースの論理的・電気的設計、ノイズ耐性や測定精度を検証）
従来、隔離構造の高さが低いことで、隣接する受光素子間で斜入射光によるクロストーク（ある画素で受けた光の信号が隣の画素に漏れて混ざり合う現象）が発生し、量子効率が低下するという問題がありました。
これに対して、半導体基板内に設けられた受光素子と、その上層の誘電体構造から基板内へ延伸する隔離構造を主要構成とするイメージセンサであり、隔離構造は誘電体構造の側壁に直接接触し、基板の第1の側（裏側表面）の上方へ突出する上部を含み、これにより隔離構造の垂直方向の高さを従来よりも高くしており、この高い隔離構造の上部によって斜めから入射する光が隣接する受光素子間を横切る経路が短縮され、また、受光素子の上方には複数の突起が形成されており、この突起の高さは隔離構造の上部の高さよりも低く設定され、隔離構造は誘電体とは異なる材料で構成されて入射光を対応する受光素子に向けて導くこれらの構成により、受光素子間の光学的隔離を高め、イメージセンサの量子効率と全体性能を向上させたイメージセンサが開発されています（以下URL）。
電子デバイス用イメージセンサ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7561222/15/ja
関連する専門分野の例：応用物理学（半導体材料と微細構造における光の振る舞い（反射・回折・吸収）の解析、半導体基板の突起構造や高アスペクト比の隔離構造が斜めから入射する光の導波・散乱特性に与える影響の解析、隣接画素へのクロストークを最小化しつつ受光素子での光吸収率（量子効率）を最大化する光学設計（材料の屈折率や構造寸法）の確立）、電子工学（受光素子間のディープトレンチアイソレーションや基板裏面への突起といった高精度な微細構造を実現するためのフォトリソグラフィ、エッチング、成膜などのプロセス条件の最適、高アスペクト比トレンチを形成するドライエッチングの異方性や均一性を改善して隔離構造の上部が上部誘電体層に確実に接触する構造を作る製造安定性の高い技術の探索）
従来、トランジスタの微細化に伴い、特に二次元材料との電気的接触抵抗が増大し、性能が低下する問題がありました。
これに対して、第1の金属層上に形成された導電性二次元材料（二次元接触層）を二次元半導体層の側壁に物理的および電気的に接触させる構造を有し、ソース・ドレイン領域が隔離層によって囲まれるように形成され、二次元接触層が隔離層の側壁に接触しつつ二次元半導体層の側壁に突出して接続されることにより、接触抵抗の増大を引き起こすフェルミレベルピンニング効果（本来は金属の種類（電子の取り出しやすさ）で決まるはずの電気的な壁（ショットキー障壁）の高さが実際には接合界面の小さな欠陥や不純物などの界面の特性によって勝手に固定されてしまい、金属を変えても壁の高さが変わらなくなってしまう現象）を低減し、高い製造歩留まりを実現する半導体装置が開発されています（以下URL）。
二次元半導体層をチャネルとして用いる半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7579373/15/ja
関連する専門分野の例：材料科学（二次元材料の界面特性制御と合成プロセスの最適化、二次元接触層（例えば、二セレン化ニオブ）と二次元半導体層（例えば、硫化モリブデン）との異種界面における電気的接続抵抗（ショットキー障壁高さ）を最小化するための結晶構造、欠陥、ドーパント濃度の評価、化学気相成長や原子層堆積の反応温度、圧力、前駆体比などのプロセスパラメータをの決定）、電子工学（極微細トランジスタ構造設計と電気的特性のシミュレーション・評価、ソース・ドレイン領域とチャネル層との側壁接触構造における量子輸送特性をシミュレーション、トランジスタの駆動電流、サブスレッショルド特性、寄生容量などの評価、隔離層やゲートスタックの寸法（L1, L2）がトランジスタ性能に与える影響の解析、低kドーピング層の導入によるゲート－ソース/ドレイン間寄生容量の低減効果の検証、回路設計に適したデバイス設計の最適化）
従来、画素回路のトランジスタ微細化が難しく、代わりに光検出素子を微細化せざるを得ず、イメージセンサの性能が低下してしまうという問題がありました。
これに対して、画素センサを3層の集積回路（IC）チップに分散配置したイメージセンサであり、最上層の第1 ICチップには面積が大きく微細化を制限しやすい光検出素子と第1トランジスタ（転送トランジスタなど）のみ配置（第1トランジスタのゲート誘電体層の厚さ（第1の厚さ）をこのチップ内の唯一の厚さとすることで製造プロセスの複雑性を低減し、第1チップの画素部分の微細化を促進）、中間層の第2 ICチップには複数の第2トランジスタ（リセット、ソースフォロア、選択トランジスタなど）が配置され、そのゲート誘電体層の厚さ（第2の厚さ）は第1の厚さ以下に設定（ソースフォロアトランジスタなどノイズ性能が要求される素子の特性を向上）、最下層の第3 ICチップには画像処理やアナログ・デジタル変換をおこなう複数の第3トランジスタが配置され、そのゲート誘電体厚の最大値は第2の厚さ以下である、3次元積層構造とチップごとにゲート誘電体厚の段階的な階層化により、光検出素子の性能を維持したまま画素センサ全体の小型化を実現したイメージセンサが開発されています（以下URL）。
積層型ICチップとゲート誘電体層からなるイメージセンサ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7606545/15/ja
関連する専門分野の例：電子工学（画素回路全体の電気特性とノイズ性能のシステムレベル最適化、イメージセンサの画素回路（第1、第2トランジスタ群）および読み出し回路（第3トランジスタ群/ASIC）を含むLSIシステム全体の回路設計、ノイズ解析、タイミング制御の設計・検証、画質を決定づける変換効率とランダムノイズを最小化するための回路構成の決定、画素内のソースフォロアの増幅段設計とゲイン・帯域幅の調整、リセットノイズを低減するための回路技術の統合、アナログ信号のデジタル変換部における高速・低消費電力化のためのロジックとタイミング制御の設計）、材料科学（積層界面やトランジスタ絶縁膜の材料選定、異なるICチップを接合する際の接合材料やトランジスタのゲート誘電体材料（特に薄膜化された第2、第3トランジスタ部分）の選定と評価、積層界面における熱膨張係数のミスマッチによる応力の発生を抑制して長期間の使用における信頼性（耐熱性、耐湿性、絶縁破壊耐性）を確保するための材料組成と成膜プロセスの最適化、ゲート絶縁膜として高誘電率（High-）材料の選定、異なる厚さ（）でのリーク電流と信頼寿命を評価）
具体例としてデジタル回路とアナログ回路が混在する集積回路（IC）の回路設計最適化に関する方法が挙げられます。
従来、アナログ・デジタル混載IC（SoC）の検証は高コストで低効率な協調シミュレーションや長時間を要するアナログシミュレーションが必要でした。
これに対して、デジタル信号で動作する第1サブシステム（デジタル部）の設計に基づき第1のハードウェア記述言語（HDL）ネットリストを合成し、同時にアナログ変数信号で動作する第2サブシステム（アナログ部）の設計をアナログ信号を記述する微分・積分方程式を数値積分やオイラー法などで加減乗除演算子のみの方程式に変換した上で第2のHDLネットリストとして合成することにより、別々に扱われていたデジタル部とアナログ部のネットリストを単一のHDLベースのシミュレータに入力し、アナログ変数の時間変数をインクリメントしながらシミュレーションを実行することでIC全体の動作を取得し、シミュレーション時間の短縮、ライセンス費用の効率化・削減、テストベンチ設定の容易化、開発早期段階での高レベルモデリング検証が可能になる方法が開発されています（以下URL）。
デジタル回路とアナログ回路が混在するICの回路設計最適化に関する方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7538906/15/ja
関連する専門分野の例：情報工学（HDL変換ロジックを実装する高効率なEDAツール（ソフトウェア）の検討とシステム統合、アナログ回路のネットリストから導出された数値微分方程式を高速かつ正確にHDLのコードに変換するためのコンパイラやトランスレータのアルゴリズムの設計・実装、シミュレーションコアを既存のデジタル回路設計フローと統合するためのソフトウェアアーキテクチャの構築および大規模なSoC設計における処理速度とメモリ効率の最適化、アナログモデル変換器のデータ構造とメモリ管理の最適化、変換されたHDLコードのバグを検出・修正するためのテスト自動化フレームワークの構築、シミュレーション結果（波形データなど）を解析するためのポスト処理ツールの設計）、応用数学（アナログ回路の挙動記述に最適な差分近似モデルの理論構築と誤差解析、アナログ回路の連続的な物理現象を記述する微分方程式に対しデジタルシミュレータの離散的な時間ステップ（）で正確に近似するための差分スキーム（差分法）の検討・選定、非線形性が強い回路（例：発振器、ミキサ）における局所誤差および大域誤差の解析的な評価および高精度を維持しつつ計算量を最小化する多段階法や陰解法の応用可能性の検討、アナログ回路のモデリング手法の理論的検証、シミュレーションの安定性（安定な数値解を得るための条件）の数学的証明）
具体例として極端紫外線（EUV）リソグラフィー用マスクのナノ複合薄膜の製造方法が挙げられます。
従来のEUV用薄膜はEUV光の透過率と機械的強度や熱膨張特性を両立することが困難でした。
これに対して、まず、複数のナノチューブが網目状に交差したグリッド構造（ナノチューブ層）を形成し、次に、このナノチューブグリッドの交差点から種結晶として二次元材料層を成長させ、この複合構造が薄膜フレームに取り付けられて最終的な薄膜として完成させることにより、ナノチューブによる高いEUV透過率と機械的強度を維持しつつ二次元材料層が粒子のバリア性能を向上させ、熱伝導性（放熱性）を改善する製造方法が開発されています（以下URL）。
EUVリソグラフィー用マスクのナノ複合薄膜の製造方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7539444/15/ja
関連する専門分野の例：物理化学（二次元材料の化学気相成長における種結晶成長メカニズムの解明と反応条件の最適化、ナノチューブの交差点（グリッド）を起点として二次元材料が均一かつ欠陥なく成長するための表面反応の解析および最適な成長温度、圧力、前駆体ガスの濃度比の決定、ナノチューブ表面の触媒活性を評価するためのシミュレーションの実施、成長プロセスのその場観察による核生成と成長挙動の解析、目標とする二次元材料の層数（厚さ）と結晶性の制御に必要な反応条件の設計）、材料工学（ナノ複合薄膜の機械的・熱的特性の評価および目標性能を達成するための材料組成と構造の設計、ナノチューブの種類と二次元材料の種類の組み合わせが薄膜全体の引張強度、熱膨張係数および熱拡散率に与える影響の評価、EUV露光環境下で求められるキラー粒子バリア性とEUV透過率を両立させるためのナノチューブ層のグリッドの細孔サイズと二次元材料による充填率の最適なバランスの設計、薄膜の剛性評価、熱機械分析による線膨張率の測定、光学的特性（透過率、反射率）の検証）
具体例として配線層上に集積された高耐熱強誘電体トンネル接合メモリ構造が挙げられます。
従来の強誘電体メモリでは強誘電体層の十分な結晶化（高い強誘電性）に必要な高温熱処理が配線層の下方にあるトランジスタ層を損傷するという問題がありました。
これに対して、配線層上に下層のトランジスタ（FEOL）に強誘電体トンネル接合（FTJ）メモリを形成させた装置構造であり、下層の金属線に接続する下部電極層がエッチングストップ層上に配置され、その上方に強誘電体層（ハフニウム系酸化物など1〜10 nm）と上部電極層が順に積層されてFTJスタックが形成（この上部電極層は酸化亜鉛などの導電性金属酸化物で形成されてレーザ光を透過する特性を有する）され、スタックの側壁にはスペーサが設けられ、スタックの上方には酸化亜鉛を含むインシュレータ層を挟み込まれた構造により、レーザアニーリング時に透過性の上部電極層を介して局所的・集中的に強誘電体層のみを400℃〜1000℃の高温で加熱・結晶化させることが可能となり、FEOL構造を損傷することなく強誘電体層の結晶性と強誘電性を向上させるメモリ構造が開発されています（以下URL）。
配線層上に集積された高耐熱強誘電体トンネル接合メモリ構造→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7676455/15/ja
関連する専門分野の例：電子工学（（強誘電体トンネル接合）メモリセルを集積回路（）として組み込む際の回路設計とシステムレベルの検証、メモリのアクセス、書き込み、読み出しの電気的動作原理の確立、下層の配線金属線やコンタクトホールを通じた電流経路のデバイスの抵抗変化を検出するためのセンスアンプ（読み出し回路）の設計、セル選択回路の制御ロジックの設計・シミュレーション）、材料工学（複合膜構造における各層の成膜条件、界面制御、応力制御の確立、高温アニーリングプロセスにおける材料間の相互作用と熱安定性の評価、強誘電体層の薄膜堆積条件の最適化、ターゲットの結晶相を形成するための最適なレーザアニーリング時間と出力密度の決定、上部電極層の光透過性と導電性の両立を図る酸素欠陥量を制御するため堆積中の酸素分圧とアニーリング温度の関係の評価）
（４）クアルコム｜開発トレンドと専門性
H04Wが最も多いです。次いでG06F、H04L、H04N、H01L、H04Bが多いです。
具体例としてワイヤレス通信における制御チャネル探索空間を利用した半永続的スケジューリングダウンリンクデータ受信装置が挙げられます。
既存の技術では、基地局がダウンリンクデータ（PDSCH）のスケジューリング情報を受信するために監視が必要な物理ダウンリンク制御チャネル（PDCCH）の候補数が多い探索空間セット（Search Space Set）を構成すると、ユーザー機器（UE）のブラインド復号処理によるオーバーヘッドが増大するという問題がありました。
これに対して、プロセッサが実行可能なコードを記憶する1つまたは複数のメモリと、このメモリに結合されコードを実行する1つまたは複数のプロセッサを含む装置であり、このコードは半永続的スケジューリング（SPS）されたPDSCHのためのリソース割り当てと、第1の送信構成指示（TCI）状態の指示とを含む第1の制御メッセージを受信する機能、制御チャネル探索空間セット用の構成情報を受信する機能、そして、この構成情報に含まれるPDCCH送信の不在の指示に基づいて第2のTCI状態に関連付けられたビームを使用して、割り当てられたリソースのうちの1つでSPS PDSCHの送信を受信する機能を実現させ、受信する構成情報には、当該探索空間セットにおける物理ダウンリンク制御チャネル（PDCCH）送信の不在が指示されており、使用する第2のTCI状態は当該制御チャネル探索空間セットに関連付けられた制御リソースセット（CORESET）に紐づけられたこれらの構成要素により、PDCCHのブラインド復号を実行せずに済むためUEの処理オーバーヘッドを増大させることなく、半永続的データ受信におけるビーム指示を効率的におこなうことが可能となる受信装置が開発されています（以下URL）。
半永続的スケジューリングダウンリンクデータ受信装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7615249/15/ja
関連する専門分野の例：電気電子工学（無線通信システムの物理層における信号処理、特にビームフォーミング送受信機（トランシーバ）の回路・ハードウェア設計およびデジタル信号処理の実装と性能評価、ミリ波帯（mmWave）などの高周波数帯域におけるフェーズドアレイアンテナやRFフロントエンド回路の設計・最適化、UE側で正確なビーム形成重み（Weight）を生成・適用するためのデジタルビームフォーミング回路やアナログビームフォーミング回路の設計、FPGAまたはASIC上で高速なビーム切り替え処理（第1のビームから第2のビームへの切り替え）を実現するためのDSPアルゴリズムの実装、受信感度と消費電力のトレードオフを最小化する設計）、情報工学（無線アクセスネットワークのプロトコルスタック、特にMAC層およびRRC層における複雑なスケジューリング・制御ロジックの設計、オペレーティングシステム上で効率的に実行するためのソフトウェア実装と検証、PDCCH不在指示に基づく仮想探索空間セットの処理ロジックやTCI状態の決定・適用ロジックをUEのMAC層またはRRC層のプロトコルスタックとしてソフトウェア設計、受信したRRCメッセージ（第1の制御メッセージ）の解析、PDSCH受信タイミングとビーム指示（TCI状態）の迅速な関連付けやビーム指示のデフォルトルール（オフセットのしきい値比較など）を実装するためのソフトウェアの設計、スケジューリング処理の計算量とメモリ効率の最適化）
従来、CRSミューティングによりレガシー端末は復調できず、キャリアに接続するとリソースが無駄になる問題がありました。
これに対して、ユーザ機器（UE）がマスタ情報ブロック（MIB）または物理ブロードキャストチャネル（PBCH）を受信する通信方法であり、まず、UEが第1のスクランブリングシーケンスに基づいて受信したMIBまたはPBCHをデスクランブルする処理を実行し、次に、UEがこの第1のシーケンスによるデスクランブルがエラーをもたらすことを決定し、第1のシーケンスによるデスクランブルがエラーであると決定したことに基づき、UEは第2のスクランブリングシーケンスに少なくとも部分的に基づいてMIBまたはPBCHをデスクランブルする処理を実行し、この第1と第2の異なるスクランブリングシーケンスは基地局側でキャリアがCRSミューティングを使用するかどうかに応じて使い分けられるこれらのステップにより、UEはエラー判定を通じて基地局のCRSミューティング状態を間接的に認識でき、CRSミューティング非対応のUEがCRSミュート型キャリアに誤って接続することを未然に防ぎ、UEリソース（バッテリー電力、処理リソース）の浪費を防ぎ、ネットワーク動作を改善することが可能となる通信方法が開発されています（以下URL）。
CRSミューティング非対応端末がCRSミューティングを実施する基地局に接続することを防止するための通信方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7622156/15/ja
関連する専門分野の例：電気電子工学（無線通信の物理層における信号処理、特にデスクランブルや誤り検出を行うデジタル回路（ベースバンドプロセッサ）の設計、UEに搭載されるベースバンドプロセッサ（FPGA/ASIC）内で受信したMIB/PBCHに対して複数のスクランブリングシーケンス（第1、第2）を高速に試行して各試行後のデスクランブル結果（巡回冗長検査（CRC）によるエラー判定など）をリアルタイムで決定するデジタル信号処理アルゴリズムの設計、CRSミューティングの状態を判断するためのブラインド検出のオーバーヘッドを最小化するための回路アーキテクチャ設計）、情報工学（UEのプロトコルスタックにおける上位レイヤ（MAC層やRRC層）の制御ロジックの設計、受信したシステム情報に基づくネットワーク接続（キャンプオン）判断のソフトウェア実装と検証、物理層から報告されたMIB/PBCHのデスクランブルのエラー情報（第1のシーケンスでのエラーの有無）に情報に基づいてUEの「CRSミューティング非対応」フラグと照合する接続判断ロジックの設計、システム情報が正しくデスクランブルできたかどうかに基づき当該キャリアへの接続を許可または拒否するRRCプロトコル処理をソフトウェア（ファームウェア）として実装、UEが不適切なキャリアを選択することを防ぐための高信頼性の制御フローの設計）
従来のネットワークはシステム情報（SI）を常にブロードキャストし、電力浪費や不要な処理負荷がUEに課されていました。
これに対して、まず、ユーザ機器（UE）が基地局から第1の信号（第1の信号には、システム情報（SI）の送信がオンデマンドモード（要求ベース）かブロードキャストモード（定期送信）のどちらでおこなわれるべきかを示す第1の指示が含まれ、また、オンデマンド時の要求送信に必要なチャネルやタイミングなどの情報も含まれる）を受信し、次に、UEは接続に必要な1つまたは複数の機能（サービス）を特定し、その上で、UEは第1の指示に従い、特定した機能に必要なSIに対する要求を基地局へ送信するステップを実行し、この第1の指示および送信した要求に応答して必要なSIを受信するこの一連の構成により、UEが必要なSIのみを選択的に取得できるようになり、基地局の送信電力消費を削減し、UE側の不要なリソース浪費を防ぎ、ネットワーク全体の動作効率を改善できる通信方法が開発されています（以下URL）。
UEにおける要求ベースと定期送信を連携させたシステム情報の効率的な取得を可能とするワイヤレス通信制御方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7727698/15/ja
関連する専門分野の例：電気電子工学（UEの物理層（PHY）/媒体アクセス制御層（MAC）における制御信号（第1の信号）の検出およびシステム情報要求信号の送受信処理を担うベースバンド回路・RF回路の設計と評価、UEに搭載されるベースバンドプロセッサにおいて基地局から受信した第1の信号（同期信号など）からSIの送信モード（オンデマンド/ブロードキャスト）を示す指示を正確に復調するデジタル回路の設計、オンデマンドモードで要求を送信する際のチャネル・タイミング情報をデコードして指定されたリソースを用いて要求信号を効率的に送信するための電力効率の高い送受信機（トランシーバ）の設計と性能評価）、情報工学（UEのプロトコルスタック（特にRRC層）におけるSIの取得要否判定、要求送信の制御および受信したSIに基づくサービス接続（キャンプオン）制御ロジックのソフトウェア実装と検証、物理層から提供される第1の指示（オンデマンド/ブロードキャストモード）に基づきSIを要求すべきかあるいはブロードキャストを待つべきかを決定する無線リソース制御プロトコルのステートマシン（状態遷移）ロジックの設計、特定された機能に対するSIが受信された後、その情報を用いてセル選択や接続手順を進めるための上位レイヤ（ファームウェア）の制御フローの設計および挙動のシミュレーション検証）
具体例として性能を最適化するためにキャッシュ追い出し基準に基づいてコラプス（省電力化のためのキャッシュメモリの部分的な機能停止）対象のウェイを選択する部分的キャッシュコラプス制御方法が挙げられます。
従来のコラプス手順は追い出しポリシー（キャッシュメモリが満杯になったときにどのデータを削除（追い出し）するかを決定する規則）を考慮せず、キャッシュヒット率低下と性能損失を招いていました。
これに対して、まず、キャッシュウェイのグループごとに、設定された決定論的キャッシュ追い出しポリシー（例：L R UやL F U）に基づいて追い出し基準を満たすキャッシュラインの数をカウントし、次に、このカウント結果を用いて追い出し基準を満たすライン数が最も多い（すなわち、重要度が最も低いラインが多い）1つまたは複数のキャッシュウェイをコラプスのために選択し、この選択されたウェイに対して部分的キャッシュコラプス手順を実行することで、コラプスされるウェイから失われるデータのうち他のウェイに最新のコピーがない（または重要度が高い）ラインを最小限に抑えることが可能となり、コラプス後のキャッシュヒット率を増加させ、メインメモリ（D D R）へのアクセスを減少させることでシステム全体の性能を向上させる方法が開発されています（以下URL）。
部分的キャッシュコラプス制御方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7716604/15/ja
関連する専門分野の例：情報工学（キャッシュの追い出しポリシー（L R U, L F Uなど）の効率的な実装、コラプス対象ウェイの決定およびライン置換ロジックの最適化アルゴリズムの設計、キャッシュウェイごとの追い出し基準（例：アクセス頻度や最新性）のカウントとそのカウントに基づいてコラプス対象ウェイを最も効率的に選択するためのソート・検索アルゴリズムの設計、非コラプスウェイへのライン割り当て（スワッピング）においてどのラインを犠牲にするか、どのラインを保持するかを決定する最適化アルゴリズムの設計および計算量（時間複雑性） と性能効果の検証）、電気電子工学（キャッシュコントローラ、ウェイコラプスロジックおよび関連するカウント/選択回路を低消費電力かつ高速度で動作するようハードウェア実装、カウント回路 やウェイ選択回路の設計、コラプスウェイ選択プロセスやコラプス実行中の順次ウェイ処理ロジックについてタイミング制約と電力制約を満たすよう論理合成と配置配線、最終的なカスタムA S I CまたはF P G Aに実装するための回路面積、動作周波数およびパワーゲーティング時のリーク電流削減効果の検証・評価）
従来、仮想マシンの停止等における長いアドレス変換テーブルウォークが処理の遅延（レイテンシ）を引き起こす問題がありました。
これに対して、仮想マシンを実行するプロセッサにおけるコンテキスト同期イベントやデータ同期イベントのレイテンシを短縮する手法であり、同期イベントの開始要求を受信すると、プロセッサはメモリ管理ユニット（MMU） と連携し、メモリアクセス要求キュー内に溜まっている投機的メモリアクセス要求のサブセットを直ちに識別し、バリア命令などの後にMMUがこの投機的な要求に関連付けられたアドレス変換（仮想アドレスから物理アドレスへのマッピング情報） を自動的かつ強制的にパージ（破棄/早期終了） するためのパージ命令を生成することにより、古いまたは矛盾する可能性のある投機的メモリアクセスによる長いレイテンシのテーブルウォークをスキップし、同期イベントの完了を待機することなく処理を続行できるパージ方法が開発されています（以下URL）。
投機的メモリアクセス変換の早期パージ方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7617345/15/ja
関連する専門分野の例：情報工学（MMUの機能とプロセッサ命令セットアーキテクチャの相互作用に関するロジックの設計とシミュレーション、プロセッサの同期イベント の実行タイミングとMMUへのパージ命令発行タイミングを精密に同期させるプロトコルの設計、投機的メモリアクセス要求をキュー内で「ヌル応答とともにパージされる」として識別・マーキングするアルゴリズムの設計、TLBミス率、テーブルウォーク時間および全体レイテンシの削減効果を評価するためのシミュレーションモデルの構築）、電気電子工学（高集積プロセッサコア内におけるMMUの変換パージロジックおよび関連回路のハードウェア実装、パージ命令を受信してメモリアクセス要求キュー内の投機的メモリアクセスを識別して関連付けられた変換を強制的に終了・パージするMMUロジックの設計、同期イベント中のタイミング制約を厳守してパージ動作がクロックサイクルを最小限に抑えて完了するように論理合成および配置配線による回路面積と動作周波数の最適化）
具体例としてMIPI C-PHYインターフェース（3本のワイヤでクロック信号を埋め込みながら高速データ通信をおこなうモバイル機器向けの省ピン・高効率な物理層規格）における高速クロック・データ復元を実現するデータ通信方法が挙げられます。
従来のC-PHYレシーバでは複数の差分信号の遷移タイミングのばらつき（ジッタ）が原因でクロック復元が不安定になり、データスループットが制限されていました。
これに対して、3ワイヤシリアルバスを用いた高速データ通信における信号検出方法であり、まず、3本のワイヤのペア（A-B, B-C, C-A）から複数の差分信号を生成し、次に、所定の単位区間の中でそれら複数の差分信号のうち最大電圧振幅を有する第1の差分信号を特定し、C-PHYの符号化規則に基づき最大振幅を持つ差分信号がその単位区間におけるシグナリング状態を一意に決定できる最も信頼性の高い情報であるという特徴を活用し、特定した第1の差分信号に対応するワイヤのペアとその極性の識別情報を用いて当該単位区間における3ワイヤシリアルバスのシグナリング状態を決定し、この第1の差分信号の遷移に応答してレシーバ側のクロック信号にエッジを生成することにより、信号遷移のタイミングのばらつき（ジッタ）の影響を受けやすい弱い信号の遷移を無視し、最も強い信号の変化のみを利用して確実にクロック復元をおこなうことでクロックジッタを低減し、より高いデータレートでデータを取り込むことが可能となるデータ通信方法が開発されています（以下URL）。
MIPI C-PHYインターフェースにおける高速クロック・データ復元を実現するデータ通信方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7518298/15/ja
関連する専門分野の例：電気電子工学（MIPI C-PHY規格に準拠したレシーバ（デコーダ）内部のクロック・データ復元（CDR）回路のハードウェア論理設計と検証、3つの差動レシーバ（A-B, B-C, C-A）の出力電圧を常時監視して各シンボル区間（UI）において最大振幅を示す差分信号を特定する振幅識別ロジックの設計、ジッタを低減した復元クロック を生成するCDR回路の配置配線およびタイミング解析および高速での動作を保証するためのシミュレーション）、情報工学（C-PHY多相符号化における信号特性の解析、最大振幅信号を利用した最適な状態決定およびクロック復元アルゴリズムの理論的構築とモデル化、C-PHYの6つのシグナリング状態とそれに対応する3つの差動信号の出力レベル（5段階の公称電圧レベル）との関係の数学的分析、ノイズやジッタ環境下で最大振幅信号の遷移からデータ（シンボル）とクロックを最も確実に取り込むための最適サンプリングアルゴリズムの設計、ビットエラーレートやジッタ耐性の改善効果を評価するシステムレベルのシミュレーションモデルの構築）
従来、直交周波数分割多重（OFDM）波形（広い周波数帯域を多数の直交した（干渉しない）狭いサブキャリアに分割してデータを並列に送ることで電波の反射による品質劣化に強いデジタル信号）はPAPR（ピーク対平均電力比）が大きく、電力増幅器の効率が低下するという問題がありました。
これに対して、OFDM波形を用いるワイヤレス通信デバイスのレシーバ回路で実行する方法であり、まず、トランスミッタに搭載されたPRT（ピーク低減トーン）ニューラルネットワークによって生成されたPRT（送信波形のPAPR（ピーク対平均電力比） を低減するように特別にトレーニングされたもの）を含む送信波形を受信し、次に、レシーバに記憶された複数のトレーニング済みレシーバニューラルネットワークの中から当該送信波形のトランスミッタ側PRTニューラルネットワークとペアでトレーニングされたレシーバニューラルネットワークを選択し、選択されたレシーバニューラルネットワークを用いて受信波形を復調し、データトーンを復元すること（送信側のPAPR低減と受信側の復調を協調的に最適化された機械学習モデルのペアでおこなうこと）により、従来のPRT技術ではレシーバにとってオーバーヘッドでしかなかったPRTの情報も復調に活用可能となり、電力増幅器のバックオフを最小限に抑えつつデータトーンの復元精度を改善できるデータ復調方法が開発されています（以下URL）。
機械学習ベースのピーク低減トーンを適用して無線通信の電力効率と受信性能を協調的に向上させるデータ復調方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7665642/15/ja
関連する専門分野の例：通信工学（ PRTおよびデータトーンを含む無線送信波形の物理層の特性の解析、PAPR低減とチャネル歪みの影響を考慮した最適な波形設計および受信処理アーキテクチャの確立、OFDM/OFDMA変調方式におけるPRTのサブキャリア割り当て戦略の設計、チャネル符号化・復号化（例えばLDPC符号）とPRTの統合検証、さまざまな移動度やフェージング環境下でのPRT適用によるエラーベクトル振幅およびビットエラーレートの改善効果の評価）、情報工学（トランスミッタ側のPRTニューラルネットワークとレシーバ側のレシーバニューラルネットワークの構成、システム全体の性能指標を最小化するための協調的トレーニングアルゴリズムの構築、オートエンコーダ構造に基づくPRT/レシーバニューラルネットワークの具体的な層構造（畳み込み層、全結合層など）および活性化関数の設計、トランスミッタとレシーバ間でのニューラルネットワークの重み（パラメーター）や構成情報を効率的に共有するためのプロトコルの設計と実装、損失関数としてPAPR低減項と復調精度項を組み合わせたものの定義およびバックプロパゲーションによる最適な重み学習の実行）
具体例として、ニューラルネットワークを用いてビデオ符号化におけるレートひずみ最適化（RDO）の計算コストを削減する装置が挙げられます。
従来のRDOは複数の圧縮モードで符号化・復号を繰り返すため計算コストが非常に高く、高速処理が困難でした。
これに対して、メモリとプロセッサを含み、ビデオフレームのブロックに対する最適な圧縮モードを選択するためにニューラルネットワーク（NN）を利用する装置であり、まず第1の圧縮モードをブロックに適用して第1の残差部分を決定し、この残差部分をNNに入力し、NNの出力に基づいて第1のひずみ予測と第1のビットレート予測を導出し、これらから第1のレートひずみコスト予測を算出し、次に、第1のモードとは異なる第2の圧縮モードを適用して第2の残差部分を決定し、同様にNNに入力して第2のレートひずみコスト予測を算出し、最後に、これら2つのコスト予測値を比較し、より小さいコストを与える圧縮モードを当該ブロックを圧縮するための予測モードとして決定することにより、実際の符号化・復号処理を繰り返すことなく高速かつ高精度に最適な圧縮モードを選択し、従来のRDOに匹敵する圧縮効率を効率良く達成可能な装置が開発されています（以下URL）。
ニューラルネットワークを用いてビデオ符号化におけるレートひずみ最適化の計算コストを削減する装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7464803/15/ja
関連する専門分野の例：通信工学（符号化効率（ビットレートとひずみのバランス）を最大化するNNアーキテクチャおよび学習アルゴリズムの設計、既存の国際標準（HEVC, VVCなど）への統合方式の設計、畳み込みニューラルネットワークや全結合層の構造（層の数、ノード数、活性化関数）の調整および残差ブロックの入力からひずみ()とビットレート()を最も正確に推定できるモデルの構築、レートひずみコスト（）の計算におけるラグランジュ乗数()の最適な値をビデオコンテンツの種類や量子化パラメータに応じて動的に決定する適応制御ロジックの設計）、データサイエンス（ニューラルネットワークの訓練データの選定、前処理およびモデルの学習・最適化プロセスの確立、ニューラルネットワークの訓練に用いるビデオデータの残差ブロック、対応する真のひずみ()、およびビットレート()のペアを多岐にわたるQP値や圧縮モード（フレーム内/フレーム間）のもとで収集・ラベリング、勾配降下法、正則化手法（L1/L2）、ドロップアウトなどの最適化手法の適用、学習済みモデルの過学習を防ぎつつ未学習の残差ブロックに対しても高精度にとを予測できる汎用性の確保、モデルの量子化やプルーニングなどの軽量化技術の適用および演算リソース（電力、時間）の制約下で予測精度を維持できるかの検証）
具体例としてバルク半導体ダイを用いた無線周波数集積回路（RFIC）が挙げられます。
従来のSOI基板（半導体基板）は高価であり、また、RF損失低減のための高抵抗ハンドル基板の使用は製造コストを劇的に増大させるという問題がありました。
これに対して、バルク半導体ダイの第1の面（前面）上には能動／受動デバイスが形成され、その能動デバイスの近傍には第1の面から第2の面（裏面）に向かって貫通するように第1のディープトレンチアイソレーション（DTI）領域が設けられ、ダイの第2の面にはバルク層転写プロセス後にコンタクト層（シリサイド層）が形成され、さらにその上に第2の面の誘電体層（裏面誘電体層）が積層され、このDTI領域がコンタクト層を貫通して第2の面の誘電体層の中まで延びることで前面の能動デバイスと裏面の基板との間の寄生容量を低減し、高周波特性を向上させることで高価な材料を使わずにRF性能とコスト効率を両立させるRFICが開発されています（以下URL）。
バルク半導体ダイを用いた無線周波数集積回路→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7248660/15/ja
関連する専門分野の例：電気電子工学（RFICの電気回路レベルでの性能検証とワイヤレス通信システム全体での機能実現に必要な回路設計およびシステム統合、トランジスタ、DTI、シリサイド層から構成されるデバイスモデルを抽出し、高周波（RF）アナログ回路シミュレーション（例：Sパラメータ解析、ノイズ解析）および挿入損失やアイソレーション特性などのRF性能指標の評価、RFICを組み込んだ無線通信システム（例：ワイヤレスデバイス）のフロントエンドモジュールの回路図の設計およびインピーダンスマッチング、信号の線形性、電力効率が規格（例：5G, Wi-Fi）を満たすことの検証）、材料科学（ニューラルネットワークの訓練に用いるビデオデータの残差ブロック、対応する真のひずみ()、ビットレート()のペアを多岐にわたるQP値や圧縮モード（フレーム内/フレーム間）のもとで収集・ラベリング、DTI形成プロセスにおいてトレンチの側壁にダメージを与えずに深さ方向へのエッチング（深堀りエッチング）を均一におこなうためのドライエッチング（RIE）条件（プラズマパワー、ガス組成、圧力）の最適化および露出したDTI側壁の欠陥密度の評価、バルク半導体ウエハの裏面研磨（バックグラインド）および化学機械研磨工程の設計、裏面シリサイド化プロセスにおいてシリサイド層がDTI領域の側壁に沿って不均一に成長したりショート欠陥を誘発したりしないよう自己整合シリサイド形成におけるスパッタリング条件や熱処理プロファイルの検証）
具体例としてミリメートル波OTA通信テスト環境におけるチャネル推定に基づく通信信号送信方法が挙げられます。
従来のミリメートル波デバイスの性能テストではOTA（無線通信）接続による準静的なチャネル特性がテスト測定の精度を悪化させる問題がありました。
これに対して、ワイヤレス通信装置（テスト機器）がOTA空間内のワイヤレス通信デバイス（UE）にCSI-RS（チャネル測定用信号）を含む基準信号を送信し、次に、UEから受信信号電力測定値を含むRSRPB（ブランチごとの基準信号受信電力）報告と2つのアンテナ要素間の相対位相情報を含むRSARP（基準信号アンテナ相対位相）報告からなるCSI（チャネル状態情報）を受信し、このCSIの受信後、通信装置が受信されたCSIから人工雑音を引いた値にテスト信号の逆ベクトル、プリコーディング行列の逆行列および装置固有のベースバンド伝達特性を示す行列の逆行列を乗じるという独自の算出方法によりOTA空間のチャネル推定値を決定し、最後に、通信装置がこのベースバンド伝達特性とチャネル推定値に基づいて通信信号を送信し、OTAチャネル効果を事前に補償・等化することで、テスト測定の精度を改善する通信信号送信方法が開発されています（以下URL）。
ミリメートル波OTA通信テスト環境におけるチャネル推定に基づく通信信号送信方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7651567/15/ja
関連する専門分野の例：電気電子工学（ミリメートル波帯におけるOTAチャネルの伝搬特性、アンテナアレイの動作、デジタル信号処理に基づいたチャネル推定アルゴリズムの設計と検証、5G NRのCSI-RS/SSBを用いたチャネルモデル構築、MIMO/ビームフォーミング技術におけるRSRPBおよびRSARP報告の精度評価、チャネル推定の行列演算（逆行列計算や雑音除去）の計算効率と精度の最適化）、情報科学（大規模なデータセット（CSI報告）からチャネル状態を正確に推定するための数値解析的手法、特に逆問題の解法と複雑な行列演算を効率的に実行するためのアルゴリズムの設計、受信CSIデータに含まれるノイズ成分の統計的モデリングとフィルタリング技術の適用、テスト信号の逆ベクトル、プリコーディング行列の逆行列およびベースバンド伝達特性行列の逆行列を乗じる計算の数値的安定性と高速化手法（例：最小二乗法、SVDを用いた擬似逆行列計算）の検討）
（５）AMD｜開発トレンドと専門性
G06Fが最も多いです。次いでG06T、H01L、H04N、H04Lが多いです。
具体例としてメモリの電力の急増（電力スパイク）を抑制するトラフィックスロットル回路付きメモリコントローラが挙げられます。
従来の技術では、低電力状態からの復帰時やトラフィックのバースト性により、複数のアービタが同時にリード・ライトコマンドを発行することで電力使用量の過剰な急増が発生するという問題がありました。
これに対して、アービタ（メモリへのアクセス要求を調停・スケジューリングする回路）に、1つ以上の追加のアービタと協調して過剰な電力使用量の増加を緩和するためのトラフィックスロットル回路が接続されたメモリコントローラであり、トラフィックスロットル回路は監視回路を備えており、第1の所定期間にわたって当該アービタおよび1つ以上の追加のアービタによって選択されたコマンドの数を測定し、スロットル回路が低アクティビティ状態からの復帰に応じて第2の所定期間中に発行されるコマンドの数を制限（スロットリング）するように動作することにより、コマンド発行の急激な増加が抑制されメモリコントローラおよびメモリチャネル回路の過剰な電力使用量の増加が緩和されるメモリコントローラが開発されています（以下URL）。
電力スパイクを抑制するトラフィックスロットル回路付きメモリコントローラ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7696069/15/ja
関連する専門分野の例：情報科学（複数の演算処理装置とメモリとの間のデータトラフィック制御ロジックの設計、メモリコントローラとアービタ間のキューイング理論やスケジューリングアルゴリズムに基づきコマンドスロットリングのロジック（いつ、どれだけコマンド発行を制限するか）の設計、トラフィックのバースト性や低アクティビティ状態の統計的モデルの構築、最適なスロットル率（ランプ率）やウィンドウサイズ（期間）といった制御パラメータの決定、メモリコントローラが搭載される大規模なシステム・オン・チップ全体でのデッドロックやライブロックの発生を防ぐためトラフィック制御が他のコンポーネントに与える影響の分析・評価）、電子工学（メモリコントローラを構成するCMOSデジタル回路としてトラフィックスロットル回路の設計、監視回路やスロットル回路といった機能ブロックの設計、メモリへのコマンド発行によるチップ内の電源・グラウンドノイズ（IRドロップ、Ldi/dtノイズ）の解析およびスロットリング機構がこれらの電力スパイクを実際にどれだけ抑制できるか検証、複数のメモリコントローラ間で同期を取るためのクロック・ディストリビューション・ネットワーク（クロックツリー）への影響を最小限に抑えるようスロットル制御信号のタイミングの設計）
従来、コヒーレンシ維持のためのメッセージ（SrcDone）が応答の遅延を引き起こし、バッファリソースの解放も遅延させる問題がありました。
これに対して、マルチノードコンピュータシステムにおけるキャッシュコヒーレンシを維持するコヒーレントメモリファブリックであり、応答データバッファを有する複数のコヒーレントマスタコントローラとこれに結合されたコヒーレントスレーブコントローラを備え、コヒーレントスレーブコントローラは選択されたマスタコントローラからのコヒーレントブロック読み出しコマンドに対して応答データが1つのみであることが保証されていると判定したことに応じて動作（具体的には、応答データが複数のコヒーレンシポイントから返される可能性がないと判断された場合、スレーブコントローラは従来のプロトコルで必要だった完了確認メッセージ（SrcDone）を待たずに代わりにターゲット要求グローバル順序付けメッセージ（TgtReqGO）をマスタに送信）し、その後、応答データをマスタに転送することにより、マスタコントローラ側では応答データバッファの割り当てを1つに削減してリソースを迅速に解放し、スレーブコントローラ側でもバッファを早期に解放することが可能となり、データ転送のレイテンシが低減されてシステム全体の効率を向上させるコヒーレントメモリファブリックが開発されています（以下URL）。
データ応答数を保証して高速なデータ転送を可能にするコヒーレントメモリファブリック→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7617346/15/ja
関連する専門分野の例：情報工学（複数の処理装置間でのデータの一貫性を保ちつつ応答の遅延やリソースの占有を減らすためのプロトコル・アルゴリズム設計および性能解析、キャッシュコヒーレンシ維持のためのメッセージ（TgtReqGOなど）のプロトコル仕様の設計、コヒーレンシ違反やデッドロックが発生しないことの数学的検証、大規模マルチコアシステムにおけるメモリファブリックのトラフィックパターンの分析および新しいプロトコルが平均メモリアクセスレイテンシやファブリック帯域幅に与える影響の予測、コヒーレントスレーブコントローラが「応答データが1つのみ」と判定する条件の判定アルゴリズムの最適化）、電気電子工学（コヒーレントマスタおよびスレーブコントローラのデジタル論理回路を具体的なチップとして実現するための回路設計、TgtReqGOメッセージの処理や応答データバッファ（RSPQ）の管理を行うステートマシン（状態遷移回路）の設計、高速なデータ転送に伴う電源ノイズ（IRドロップ、Ldi/dtノイズ）の解析、TgtReqGOプロトコルによるバッファリソースの早期解放がチップ全体の電力効率や電源供給安定性に与える改善効果の定量化、コヒーレントコントローラ間の信号伝送路（インターコネクト）の物理レイアウトの設計およびクロストークや反射を防ぐための終端処理や配線設計の最適化）
従来、グレイン（DRAMの小区画）分割により並列性が向上する一方で、細粒度アクセス時の列コマンド間の遅延（tCCDL）制約が支配的となり、レイテンシ（遅延時間）がグレイン数に比例して増加し、ワークロードの性能が低下する問題がありました。
これに対して、複数の独立したグレインに分割されたメモリバンクを備えたDRAMであり、グレインのI/O回路にデュアルモードI/O回路が結合し、この回路は第1のモードとして細粒度な第1のデータ幅（例：16B）のコマンドを各グレインに個別にルーティングし実行し、レイテンシ改善に寄与する第2のモードとしてより広い第2のデータ幅（例：32B）のコマンドをグレインのうち少なくとも2つによって並列に実行（マルチキャストCAS）することにより、広データ幅アクセスで問題となっていたtCCDL制約を解消し、細粒度DRAMの並列性を維持しつつアクセスレイテンシの増加を抑制し、システム全体の効率を向上させるDRAMが開発されています（以下URL）。
ファイングレインDRAM→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7595229/15/ja
関連する専門分野の例：情報工学（デュアルモードDRAMを最大限に活用するためのメモリコントローラ側のコマンド発行ロジックとシステム性能評価、アクセス要求のデータ幅（16Bまたは32B）やアクセスパターンに基づきメモリコントローラ内のアービタがDRAMの第1モードまたは第2モード（マルチキャストCAS）を適切に選択するためのスケジューリングアルゴリズムの設計、グラフトラバーサルなどの不規則なファイングレインアクセスを想定したシミュレーションモデルの構築、デュアルモード動作が従来のグレインDRAMと比較して平均アクセスレイテンシと実効帯域幅をどの程度改善するか定量的の検証）、電気電子工学（デュアルモードI/O回路（特にマルチキャストCASを可能にする回路）の低遅延なデジタル論理・回路の設計、コマンド信号のクリティカルパスとなるデュアルモードI/O回路（マルチプレクサツリーやマルチキャストCASリレー回路など）の設計、多くのグレインが存在する場合にレイテンシの増加を防ぐためのタイミング設計と低電力化の最適化、各グレインI/O回路とデュアルモードI/O回路間の配線（インターコネクト）について寄生容量や信号の減衰を考慮した物理レイアウトの設計）
具体例としてレイトレーシング高速化のためのBVH構築方法が挙げられます。
従来、レイトレーシング（光の経路追跡による画像生成）は物理的に正確なレンダリング技術（画像生成技術）である反面、計算コストが高いため、その処理の核となる加速構造（BVH）の構築を効率化する必要がありました。
これに対して、BVHのノード生成において、まずプリミティブグループ（イトレーシング対象の図形集合）の境界ボックスの表面積重み付き重心を識別し、次に、この重心において幾何学的なサブグループを定義する候補分割を生成し、分割後のサブグループの表面積境界ボックスの合計が最小となる候補分割を特定し、最終的に、この最適化された分割に基づいてノードを生成することにより、BVHの探索効率が向上して光線とプリミティブの交差試験回数が削減されるため、レイトレーシング動作の計算コストが低減されてレンダリング性能が向上するBVH構築方法が開発されています（以下URL）。
レイトレーシング高速化のためのBVH構築方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7741176/15/ja
関連する専門分野の例：情報科学（BVH構築アルゴリズムの理論的妥当性の検証、ざまざまなシーンにおける探索性能の最適化、境界ボックス表面積重み付き重心を用いた分割手法が従来のSAH (Surface Area Heuristic) ベースの分割と比較して複雑なシーンや多様なプリミティブ形状においてBVHの探索コストをどれだけ削減できるかの数学的モデル化、さまざまな3Dモデル（グラフ、キーバリューストアなど不規則なものを含む）を用いて、BVH構築時のノード数、平均深度および、レイトレーシング実行時の光線交差試験回数の測定およびアルゴリズムのパラメータ（例：統合するレベル数）の調整による最速のレイトレーシング速度を達成するための最適なBVH構造の決定）、電気電子工学（BVHビルダをGPUなどの並列処理ハードウェアに効率的に実装するためのアーキテクチャ設計と電力効率の最適化、境界ボックス表面積、重心の計算、最小の表面積境界ボックスを持つ候補分割の識別といった計算量の多いステップをSIMDユニット（Single-Instruction, Multiple-Data）や専用アクセラレータ上で並列かつ高スループットで実行するためのデータパスと制御ロジックの設計、モリへのアクセス回数と演算ユニットの利用率に基づき構築時間あたりのエネルギー消費量を最小化するアーキテクチャの設計）
従来、グラフィックスレンダリング（画像生成）では同じピクセルに投影される不可視な（隠れた）プリミティブ（3D図形の基本構成要素）に対してもピクセルシェーダ（ピクセルの色を決めるプログラム）が実行され、計算資源が無駄に消費されてしまう問題がありました。
これに対して、GPUなどの制御ユニットとプリミティブを一時記憶するキャッシュを備えたレンダリング装置であり、シーンのレンダリングを二段階の処理で実行し、まず、第1の部分としてキャッシュ内の選択されたプリミティブに対してシェーディングをおこなわずに第1の深度テスト（深度プレパス）を実行し、可視なピクセルサンプル（フラグメント）の指標を記録し、次に、第2の部分（カラーパス）では第1のテストの結果に基づいて不可視と判定されたピクセルサンプルに対するシェーディング処理をスキップし、可視なピクセルサンプルのみに対してピクセルシェーダを実行するこの二段階処理により、重なり合うプリミティブが多いシーンにおいて不可視なピクセルに対する高コストなピクセルシェーディングを回避でき、レンダリングパイプラインの効率を向上させることができる装置が開発されています（以下URL）。
GPUレンダリング効率を向上させる二段階深度テスト装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7554915/15/ja
関連する専門分野の例：情報科学（深度プレパスのプリミティブ選択アルゴリズムの効率評価、タイリングレンダリング環境下におけるキャッシュ利用の最適化、プレパスを実行するプリミティブを面積閾値やレイヤ数に基づいて選択するロジックについてさまざまなシーンデータ（例：複雑な建物、大規模な植生）を用いてGPU上での処理時間の計測およびシェーディングされるピクセル数の削減率と深度プレパスのオーバーヘッドのバランスの評価、タイルベースレンダリングにおけるキャッシュミス率とバッチサイズ（プリミティブの数）の関係のモデル化）、電気電子工学（制御ユニットとプレパスバッファのハードウェア実装設計、パス間の深度関数切り替えロジックのレイテンシと回路規模の最小化、深度プレパスの結果を保持するプレパスバッファ（プレパスインジケータ）の構造設計、ピクセルシェーダの実行有無を判定するロジックが最小限のトランジスタ数かつ高速な並列判定（タイル内の全ピクセルサンプルに対する同時判定）を可能にする組み合わせ回路ロジックの記述と検証、深度テスト関数の切り替えがシェーダパイプラインのハザードを引き起こさずパス間の切り替えレイテンシをクロックサイクル単位で最小化できるような制御信号のタイミングとフリップフロップ構成の設計）
具体例として熱応力緩和のための階段状成形層を有する半導体チップパッケージが挙げられます。
従来の半導体チップパッケージでは熱膨張係数の不一致により成形層の厚い側壁がチップの角部に大きな熱応力を課し、亀裂等の欠陥を生じる問題がありました。
これに対して、ルーティング基板上にアンダーフィルを介して実装された半導体チップを少なくとも部分的に包囲する成形層を有する半導体チップパッケージであり、この成形層は水平な踏面とチップの側面（蹴上）に当接する垂直な蹴上からなる階段状構造（具体的には、踏面の上面がアンダーフィルの上面よりも高くかつその踏面の一部がアンダーフィルの上端に対して横方向に重なって配置される構造）を有することで、チップの側面および角部に近接する成形材料の量が低減され、熱サイクル中にチップの角部に加わる機械的応力が低減され、チップの亀裂発生リスクを抑制される半導体チップパッケージが開発されています（以下URL）。
熱応力緩和のための階段状成形層を有する半導体チップパッケージ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7728787/15/ja
関連する専門分野の例：材料科学（成形材料とアンダーフィル材料の力学特性および熱特性の最適化、成形層に使用するエポキシ樹脂やフィラーの組成の調整、シリコンチップのCTE（約 ）に近づけつつ製造時の流動性や硬化後の強度の確保、異なるCTEを有する高分子材料を成形層の踏面と蹴上に選択的に配置した場合のパッケージ全体の残留応力解析、最も効果的な材料構成の特定、複合材料である成形材料のガラス転移温度の測定および成形層の亀裂発生抵抗の評価）、機械工学（段状成形層の最適形状を決定するためのパッケージの応力シミュレーション、半導体チップ、アンダーフィル、ルーティング基板、階段状成形層を含むパッケージ全体の3次元FEMモデルの構築、応力集中が発生しやすいチップの角部およびアンダーフィルとの界面のメッシュの設定、踏面と蹴上の幅と高さの比率をパラメータとして変更しながら最大せん断応力や最大主応力がチップ内部や界面に発生する値の算出、応力を最も効果的に低減できる幾何学的パラメータの設計ガイドラインの確立）
従来、導体ライン間隔の狭小化に伴い、ライン間の容量（キャパシタンス）が増加して電気信号の遅延が生じる性能低下の問題がありました。
これに対して、基板上の複数のメタライゼーション層（半導体チップ上で信号や電力を伝送するための導体配線が形成されている層）における導体ライン構造に特徴を有する半導体チップであり、第1の導体ラインと間隔を置いて配置された第2の導体ラインがそれぞれ第1の誘電体層に配置された第1のライン部分と、それに積層され第2の誘電体層に配置された第2のライン部分とを有して積層構造を形成し、第1と第2の導体ラインの間に配置された第3の誘電体層には空隙が設けられたこの積層導体構造により製造難度の高い高アスペクト比エッチングに頼ることなくラインの断面積を拡大して抵抗を低減でき、また、ライン間に空隙を含む低誘電率（Low-）材料の配置によりライン間の寄生容量を抑制することで、結果として全体的な遅延を低減し、チップの電気的性能を向上させた半導体チップが開発されています（以下URL）。
低抵抗・低容量化のための積層導体と空隙誘電体を用いた配線構造を有する半導体チップ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7471305/15/ja
関連する専門分野の例：電子工学（導体ラインの積層構造と空隙の存在が配線全体の遅延（抵抗と容量の積）および信号完全性に与える影響の解析・評価、半導体チップのメッシュ構造の高周波領域における信号減衰量やクロストークノイズの測定、従来の単層配線構造と比較して動作周波数限界や消費電力がどの程度改善されたかの検証、遅延モデルの構築、導体構造に対する感度解析およびチップ全体のタイミング収束性に対する影響の評価）、化学（超低誘電率材料（空隙含有誘電体層）の組成設計および空隙形成プロセスの化学的最適化、空隙（誘電体層について空隙形成に用いるポーロゲン（多孔質形成剤）の選択とその熱分解（アッシング）条件の検討、空隙の体積率と均一性の評価、目標とする実効誘電率を達成できる材料とプロセス条件の確立）
具体例としてデジタル画像における単一パスの並行圧縮・サムネイル生成処理方法が挙げられます。
従来の処理には圧縮（ブロック単位）とダウンスケーリング（ライン単位）で二度のメモリアクセスが必要であり、メモリ帯域幅の消費と電力消費が増大するという問題がありました。
これに対して、メインメモリからの画素ブロックの取得を単一のパスに集約し、この画素ブロックに対して圧縮アルゴリズム（例：DCT）の適用とサムネイル画像のデスティネーション画素の部分値決定（補間）を同時に並行して実行し、デスティネーション画素のスケーリングウィンドウが複数のブロックに跨る場合、計算された部分値はアクセス速度の速いローカルメモリ（RAM）に一時的に記憶され、後に取得されるブロックの値と累積され、スケーリングウィンドウ全体が処理されたことが判別された時点で最終値が外部の第3メモリに記憶されることにより、メモリ帯域幅の消費と消費電力を低減し、全体的な処理遅延を改善する方法が開発されています（以下URL）。
デジタル画像における単一パスの並行圧縮・サムネイル生成処理方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7194247/15/ja
関連する専門分野の例：電子工学（処理の並列化とメモリ階層の効率化を実現するための半導体チップレベルのハードウェア設計、カスタムLSIのレジスタ転送レベル設計、ローカルメモリ（SRAM/DRAM）のアクセスパターン最適化、消費電力を最小化するためのクロックゲーティングや電源管理ロジックの設計と検証）、情報科学（圧縮とスケーリングを単一パスで統合するための最適化アルゴリズムの設計、補間処理とDCT処理の計算グラフ統合、スケーリングウィンドウの境界条件に基づく効率的な画素寄与度計算手法の設計、キャッシュミス率を最小化するデータアクセス順序（Zパターンなど）の理論的な裏付けとシミュレーション）
具体例として不完全接続マルチノードコンピューティングシステムが挙げられます。
従来のマルチソケットシステム（単一のマザーボード上に複数のCPUを装着し並列処理能力を高めたコンピューターシステム）ではノード（ICパッケージ）数が増加すると電力コントローラ間の完全接続が難しくなり、システム全体のパワーダウン制御が困難でスケーリング性にも問題がありました。
これに対して、複数のノードが完全には接続されていないリンクで結合されたコンピューティングシステムであり、各ノードはアプリケーションを処理するクライアントと電力コントローラを含み、パワーダウン時にはノードの第2ノードがノードの第1のサブセット内（下位階層）の各クライアントがアイドルである通知を第1のノード（上位階層）に送信し、最終的にシステム内の全てのノードのクライアントがアイドルであると第1のノードが判定した応答に基づき各ノードが自身のリンクとクライアントをパワーダウンするこの階層的かつ分散的なネゴシエーションにより、複雑な完全接続に頼らずに効率的な協調パワーダウンを実現し、電力消費を削減しつつシステムのスケーリング性を向上させたコンピューティングシステムが開発されています（以下URL）。
不完全接続マルチノードコンピューティングシステム→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7264901/15/ja
関連する専門分野の例：情報工学（複数のノード（コンピュータ）が効率よく協調するための電力管理プロトコルや制御アルゴリズムの設計、不完全接続トポロジにおけるアイドル判定情報の効率的な収集・伝播プロトコルの設計と検証、分散型/集中型ネゴシエーションにおけるメッセージの衝突やデッドロックを回避する制御ロジック、システム全体のアイドル時間を最大化するための負荷分散アルゴリズムの改良）、電気工学（集積回路の設計と電力供給ネットワークの最適化、ノード内の電力コントローラ（ハードウェア）における高速かつ正確なアイドル状態検出回路の設計、パワーダウン・パワーアップ時の過渡的な電源ノイズや電流スパイクを抑制する電源供給ネットワークの設計、各ノード内のクロックゲーティングやパワーゲーティングのタイミング制御回路の実装）
（６）まとめ
半導体に関わる装置関連の出願が多いです。
その他、センサーやプログラム、データの通信方法や処理方法など各種の出願がなされています。
これらに関連する開発がおこなわれていることが推測されます。
関連する専門性としては、情報系、電気系が多く、その他、化学系や材料系なども関連する場合が多いと考えられます。
３.６ 共同出願人との開発例
共同出願人からはビジネス的結びつきがわかります。
技術によっては、開発をアウトソーシングしている可能性もあります。
各社の共同出願人（筆頭出願人）は以下のとおりです。
（１）NVIDIA
共同出願は確認されませんでした。
（２）インテル
（３）TSMC
（４）クアルコム
詳細の説明は省略します。
（５）AMD
詳細の説明は省略します。
（６）上記（１）～（５）（共同出願人）のまとめ
共同出願は少ないです。
４ 開発に求められる専門性
上記３で示した特許分類≒開発人材に求められる専門性、だと仮定します。
上記各特許情報には以下の人材が関わっていると言えます。
・情報系分野（情報科学、コンピュータサイエンス、情報工学、通信工学など）
リアルタイム推論モデルの設計、モーション補償アルゴリズムの検討、GPU最適化の実装解析、リソース適応型フロー計算の設計、並列データ依存性の検討、視覚品質/速度トレードオフの解析、モデルと計算コストの抽象化と解析、並列処理とスケーラビリティのためのフレームワーク構築、アトミック演算に基づく並列アルゴリズムの抽象的設計、プログラミング・インターフェースの設計と最適化、バージョン互換性を担保する動的リンケージ・メカニズムの設計、並列計算フレームワークにおけるAPI抽象化レイヤーの検討、バージョン情報と機能シンボルに対応付けたメタデータ管理構造の定義、マルチモーダル・センサデータ融合アルゴリズムの設計、ヒューマン・ファクタを含む高次環境認識モデルの検討、拡張チャネル状態シグナリングの物理層実装設計、低遅延・高精度なチャネル推定・測定アルゴリズムの検討、拡張CQIテーブルと誤り率の関係解析、ワイヤレスプロトコルスタックの制御ロジック設計、システムのリアルタイムな処理フローの分析と最適化などが求められます。
・電気系分野（電気電子工学、電子工学、電気工学など）
専用アクセラレータの設計、低帯域幅メモリ制御の検討、システム消費電力の解析、領域別処理のためのプロセッサ設計、高速データアクセス経路の検討、リアルタイム性能の安定化解析、データ駆動型処理に特化したプロセッサアーキテクチャの設計、メモリ・データ転送の最適化と検討、低レイテンシ同期プリミティブのための専用回路設計、共有メモリのアクセス競合制御機構の検討、APIアドレス解決のための専用処理回路の論理設計、動的ルックアップ処理の低レイテンシ化を実現するハードウェア・アクセラレーション構造の検討、プロセッサ内におけるバージョン識別回路とメモリ階層のインターフェース設計、知覚情報処理のための専用ハードウェア・アクセラレータ構造の設計、デバイス特性のモデル化とシミュレーション、寄生要素の精密解析、異種ピッチ対応の物理設計ルールの構築、パラメータ駆動型IO設計の自動化、論理・物理間のマッピング効率の最適化、高速半導体メモリセルの動作を最適化するための駆動・制御回路の設計、半導体素子の微細構造形成技術の確立、高アスペクト比絶縁・分離構造のプロセス安定性の検討、受光素子特性と製造ばらつきの評価手法の設計、光電変換デバイスの製造プロセスフローの最適化、無線通信物理層の信号処理回路設計などが求められます。
・化学系分野（物理化学、材料化学、化学など）
ナノスケール材料プロセスの表面反応機構や熱力学的安定性の解明、異種材料間の界面における電気的特性を支配する欠陥（例：トラップ準位、ボイド）の形成メカニズムの解析、選択的加工技術の探索、デバイスの高性能化（高速化、低電力化など）を実現する新規機能性材料の探索と合成、材料の構造変化や相転移ダイナミクスを解明するための基礎物性解析、ナノ構造成長反応機構の解明、薄膜堆積プロセスの反応速度論的制御、表面および界面の化学的相互作用の解析、低誘電率層における空隙形成プロセスと材料組成の最適化、多層配線構造の信頼性を確保するための異種材料界面の化学的安定性評価などが求められます。
・材料系分野（材料工学、材料工学など）
基盤材料の構造・組成設計、材料欠陥の形成メカニズム解析と抑制技術の確立、プロセスとデバイス構造に起因する界面特性の最適化、製造プロセスにおける材料劣化・信頼性への影響評価、極薄膜・低次元材料の欠陥制御と高品質化プロセスの確立、異種材料間ヘテロ界面のエネルギーバンド構造設計、コンタクト材料の電気伝導特性と熱的・化学的安定性の評価、ナノ複合構造の最適設計と組成選定、ナノスケール欠陥と破壊挙動の解析、異種材料界面における信頼性確保技術の検討、熱膨張係数ミスマッチ抑制のための高分子複合材料の組成設計、パッケージの要求耐久性に応じた材料の最適熱特性評価などが求められます。
・物理系分野（応用物理学など）
光伝搬・光検出メカニズムの理論解析、微細構造における光学的クロストークの物理的抑制原理の検討、半導体界面・接合部における光電変換効率の最大化設計、デバイス構造と光学的量子効率の相関解析などが求められます。
・数学系分野（応用数学など）
アナログ現象の離散化モデルの構築、非線形特性の差分近似スキームの検討、数値解の収束性と安定性の理論的保証、時間ステップ制御アルゴリズムの設計、離散化誤差の解析と精度限界の定量評価、高速化手法の数学的裏付けの確立などが求められます。
・機械系分野（機械工学など）
熱・機械的負荷に対するパッケージ構造の応力集中メカニズムの解析、応力緩和を目的としたパッケージの最適幾何学的形状設計、製造プロセス由来の残留応力と変形に関するシミュレーション検討などが求められます。
ただし、上記特許出願にあたっては、共同出願者やその他事業者に技術をアウトソースしている可能性もあります。
５ まとめ
半導体に関わる装置、周辺装置、プログラム、データの処理方法や通信方法などに関する出願が多く、当該分野の開発が多くおこなわれていることが推測されます。
大学の専攻と関連づけるとしたら、主に情報、電気、化学、材料における研究分野が該当する可能性があります。
また、物理、数学、機械における分野も関係する可能性があります。
本記事の紹介情報は、サンプリングした特許情報に基づくものであり、企業の開発情報の一部に過ぎません。興味を持った企業がある場合は、その企業に絞ってより詳細を調べることをおすすめします。
参考記事：1社に絞って企業研究：特許検索して開発職を見つける方法4
以上、本記事が少しでも参考になれば幸いです。
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＜出典、参考＞
・特許情報プラットフォーム（https://www.j-platpat.inpit.go.jp/）にて公開されている情報
・会社四季報 業界地図2024年、2025年版 東洋経済新報社
＜留意事項＞
・本記事は、弁理士である管理人の視点で特許情報を独自に分析したものです。
・本サイトでは、特許情報を正確かつ最新の状態でお伝えするよう努めていますが、情報の完全性を保証するものではありません。
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