近年のAIブームで半導体銘柄のニュースが世間を賑わせていますが、それでも半導体開発の現場で何が行われているかとなると、その実態が見えにくいです。
ナノの世界で行われる開発はまさにブラックボックスと言えるかもしれません。
現場において、どのような研究開発がおこなわれており、どのよう専門性が求められるのか、全体像を把握するのは容易ではありません。
この問題に対し、特許情報を活用します。
特許情報は企業の開発の軌跡であり、客観的なエビデンスになり得る情報です。
本記事では、採用サイトとは別の視点で、ルネサスエレクトロニクス、キオクシアの研究・開発職ニーズと関連する専門性を特許情報から解読します。
結論（概要）は以下の通りです。
・電気系分野（電子工学、電気電子工学など）
・情報系分野（情報工学、制御工学、通信工学、数理情報学など）
・機械系分野（機械工学など）
・物理系分野（応用物理学、量子物理学、物理工学など）
・化学系分野（電気化学、化学工学、応用化学など）
・材料系分野（材料工学、材料科学など）
１ 業界サーチの概要
特許情報は企業の開発情報だと言えます。
業界サーチは、業界における主要企業の特許情報から、その業界の企業がどのような開発をおこなってきたのか、客観的な情報を導き出そうとするものです。
特許分類（後述）からは、その特許に関わる開発の主な技術分野がわかります。
すなわち、その企業の開発職においてどのような専門性が求められるのか特許情報から推測できます。
２ 半導体業界
２.１ 半導体業界とは
ここでは、演算用ロジックや記憶を担うメモリなど、さまざま電子機器の心臓部となる装置を開発・製造する業界を意図します。
２.２ サーチ対象
以下の半導体メーカー2社を対象にしました。
（２）キオクシア
過去に取り上げたことのあるメーカーは除外しています。
２.３ 使用プラットフォーム
特許情報プラットフォーム（J-PlatPat）
３ サーチ結果
３.１ 結果概要
開発イメージは下表のとおりです。
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モノの開発 |
サービスの開発 |
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個人向け |
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法人向け |
・厚い絶縁膜の段差を覆うダミーパターンを備えた耐圧向上用の抵抗素子を有する半導体装置 |
・自己停止型表面反応とイオン衝撃を組み合わせた原子層エッチング方法 |
３.２ 出願件数の推移
下図は半導体メーカー2社の特許出願件数の推移です。
2017年を境に出願件数が逆転しています。
ただし、直近において、いずれも一定数以上の出願をおこなっており、そのような出願につながる開発がおこなわれていることが推測されます。
３.３ 開発の活発度
特許出願件数≒開発の活発度、だと考えるなら、
ルネサスエレクトロニクス＞キオクシア
だと言えます。
ただし、直近では、出願件数が逆転しており、
キオクシア＞ルネサスエレクトロニクス
だと言えます。
３.４ 主な開発分野
各社ごとに特許出願件数が多かった技術分野を以下に示します。
各社の出願上位3つの技術分野を抽出して並べています（特許出願されていても、その企業の出願件数上位に入っていない技術分野は除外されています）。
各記号は発明の技術分類をあらわします。
分類参照：FIセクション/広域ファセット選択（特許情報プラットフォーム）
制御装置などがこれに該当します。
両社がこの分野から多く出願しています。
レジスタなどがこれに該当します。
両社がこの分野から多く出願しています。
半導体装置の部品の製造などがこれに該当します。
両社がこの分野から多く出願しています。
３.５ 半導体メーカー2社の近年の開発トレンドと求められる専門の例
特許情報の出願年数が新しいほど、その企業の開発実態を反映していると言えます。
ここ10年のトレンドは以下のとおりです。
発明の主要な技術分野（筆頭FI）の出願年ごとの出願件数です。
出願件数が少ない技術分野は除外しています。
発明の説明は、必ずしも特許請求の範囲を完全に表現したものではありません。
関連する専門分野の例はあくまでイメージです。また、専門の概念レベルを必ずしも同一レベルで表示してはいません。
特許は難解ですが、GeminiやChatGPTなどのテキスト生成AIを活用すると簡単に解読できます。以下の記事を参考にしてください。
（１）ルネサスエレクトロニクス｜開発トレンドと専門性
上図期間中、H01Lが最も多いです。次いでG06F、G11C、G01R、H03K、H04Lが多いです。
具体例として厚い絶縁膜の段差を覆うダミーパターンを備えた耐圧向上用の抵抗素子を有する半導体装置が挙げられます。
従来、高耐圧化のため厚い絶縁膜を用いると大きな段差が生じ、製造時のエッチング残渣が異物となり歩留まりが低下する問題がありました。
これに対し、第1導電型の半導体基板上のセル領域にＭＯＳＦＥＴをそれを取り囲む外周領域に耐圧確保のための抵抗素子を備えた半導体装置であり、外周領域において厚い第1絶縁膜と薄い第2絶縁膜との間に生じる急峻な段差に対し、これを跨ぐように第1ダミーパターンが形成され、この第1ダミーパターンはＭＯＳＦＥＴのゲート電極と同一の第1導電性膜を用いて形成され、さらにその側面には抵抗素子と同一の第2導電性膜からなる第2ダミーパターンが重なる構造をとる場合もあるこれら一連の構成により、従来の不安定なサイドウォール状の残渣とは異なり、絶縁膜への密着面積が広い安定したパターンとして段差が保護され、その結果、製造工程中の膜剥離による異物の発生を抑制し、半導体装置の信頼性向上と歩留まりの改善を達成する半導体装置が開発されています（以下URL）。
厚い絶縁膜の段差を覆うダミーパターンを備えた耐圧向上用の抵抗素子を有する半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7765881/15/ja
関連する専門分野の例：電子工学（デバイス全体の電界分布の解析、外周領域の抵抗素子がＭＯＳＦＥＴの耐圧性能を最大限に引き出すための電気的なパラメータ設計、抵抗素子の形状（周回数や線幅）と不純物濃度の調整、ソース・ドレイン間の電位勾配が均一になるよう最適化、浮遊電位となるダミーパターンが高電圧印加時に周囲の電界分布を乱さないか検証）、材料工学（多層構造における各薄膜の物理的特性の制御、第1導電性膜（多結晶シリコン）の堆積条件の制御、ドライエッチング工程においてガス流量や圧力の最適化、洗浄工程で使用する薬液（エッチャント）がダミーパターンの密着面に浸食を与えて剥離を引き起こさないか界面の化学的安定性の評価）
従来、高耐圧化のため厚い絶縁膜を用いると大きな段差が生じ、製造時のエッチング残渣が異物となり歩留まりが低下する問題がありました。
これに対して、半導体基板のトレンチ内に上部のゲート電極と下部のフィールドプレート（FP）電極を絶縁分離して配置した構造を有し、FP電極と基板間の第1絶縁膜の厚さをゲート絶縁膜の2倍未満（好ましくはゲート絶縁膜より薄い厚さ）に設定した上で、FP電極にソース電位よりも高くドレイン電位より低い独立した中間電位を供給する構成により、FP電極とドレイン間の電位差が緩和されるため絶縁膜を薄膜化しても電界集中を抑えて高い耐圧を維持でき、さらに、FP電位によってトレンチ界面へのキャリア蓄積を促進してオン抵抗を低減することにより、微細加工が困難なトレンチのシュリンクを強行せずとも既存の加工寸法のままオン抵抗の低減と高い歩留まりを両立できる半導体装置が開発されています（以下URL）。
フィールドプレート電極に独立した中間電位を供給しトレンチ絶縁膜を薄膜化したスプリットゲート構造の半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7801977/15/ja
関連する専門分野の例：電子工学（デバイス全体のチャージバランスの解析、オン抵抗の低減と耐圧の安定性を両立させるための印加電圧と膜厚の最適設計、FP電極に供給する中間電位がオフ時の空乏層の広がりに与える影響のシミュレーション、アバランシェ降伏を防ぐ最適な電圧値の算出、第1絶縁膜の薄膜化がオン時の電子密度に及ぼす影響の定量化、目標とするオン抵抗（25%低減など）を達成するためのドーピング濃度の設計）、機械工学（微細加工における構造的制約と製造マージンの物理的評価、歩留まりを損なわない安定したトレンチ内部構造の設計、トレンチ深部で極薄の絶縁膜（200Å〜300Å）を積層する際の界面で発生する熱応力や膜の歪みの計算、トレンチの幅やエッチング深さのバラつきが電気特性に与える影響の解析、現在の製造装置の加工精度で歩留まりが低下しない寸法許容差の策定）
従来、素子分離溝が不純物層の接合部を跨いで配置されると、製造時に不純物拡散が遮られ、給電経路の断絶や寄生動作による耐圧低下を招く問題がありました。
これに対して、セル領域を囲む外周領域において基板表面に掘られた素子分離溝をｐ型領域の内部にのみ収まるよう配置し、隣接するｎ型領域との境界（接合界面）から意図的に遠ざけた構造により、溝の直下で不純物が途切れるのを防ぎ、深い層への安定した給電経路を確立し、さらに、この配置によって生まれた溝と境界の間の隙間にプラズマ処理による結晶欠陥やシリサイド膜を再結合促進層として形成するこれら一連の構成により、不純物層による堅牢な分離ネットワークを維持しつつ動作中に発生する余剰正孔を界面付近で速やかに消滅させることで、寄生バイポーラ動作に伴う耐圧低下を物理的に封じ込めた半導体装置が開発されています（以下URL）。
素子分離溝を接合界面から引き離して配置し、その隙間にキャリア再結合用の結晶欠陥を設けた半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7759855/15/ja
関連する専門分野の例：電子工学（寄生バイポーラ効果を抑制するキャリア再結合中心の空間密度設計、大規模マルチセルにおける不純物層給電ネットワークの電位安定性解析、デバイスシミュレータを用いて再結合促進層が生成するミッドギャップ準位の捕獲断面積の定義、正孔がドレイン付近に蓄積する前に消失するプロセスの定量化、寄生耐圧が低下し始めるゲート幅の閾値の算出、実用上の動作電圧に対する設計マージンの策定）、機械工学（リソグラフィおよびエッチングの配置公差に伴う不純物拡散障壁の物理的検討、異方性プラズマ処理による結晶表面への物理的衝撃導入と欠陥深さ制御、素子分離溝の配置位置をずらす際のイオン注入工程におけるシャドウイング効果（溝の角による遮蔽）の幾何学的計算および不純物が分断されないための最小離隔距離の決定、プラズマエッチング装置のバイアス電力の制御による再結合センターとして最適なダメージ層（結晶欠陥）をシリコン表面に生成する物理的加工条件の確立）
従来、高耐圧化のため厚い絶縁膜を用いると、大きな段差が生じ、製造時のエッチング残渣が異物となり歩留まりが低下する問題がありました。また、アルミニウム等の配線材料は強度が低く、接合時の衝撃や熱ストレスで変形・破断しやすい問題がありました。
これに対して、スパッタ成膜後の金属膜へのイオン注入により、原子を弾き飛ばして空孔（点欠陥）を導入し、その後の加熱処理（再結晶化アニール）において、この空孔が内部応力による膜の変形を助長することで、結晶粒内に高密度な転位を発生させ、さらに、粒界にはシリコン等の異種原子を析出させ、原子の移動を物理的にブロッキングする構造を形成するこれらの一連の構成により、転位同士が互いに動きを妨げ合うことで金属膜の強度が向上し、ワイヤ接合時のひび割れ防止と電流による断線耐性の向上を実現する半導体用金属膜が開発されています（以下URL）。
イオン注入で生じた原子の隙間（空孔）を種として加熱工程により結晶内に多数の線状欠陥（転位）を発生させた半導体用金属膜→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7780391/15/ja
関連する専門分野の例：材料科学（結晶欠陥の密度制御による金属薄膜の組織強化設計、多成分合金における相平衡と粒界析出挙動の熱力学的検討、金属組織の熱的安定性の解析、加熱工程で転位が消滅（回復）してしまわない最適な温度・時間条件の特定、アルミニウム中のシリコンや銅の拡散速度の算出、結晶のつなぎ目（粒界）に狙い通りに異種原子を析出させて長期間の通電でも膜が変形しない強靭な組織の設計）、応用物理学（高エネルギー粒子衝突に伴う固体結晶内の原子弾き出しプロセスの解析、結晶格子内の制御、注入するイオンが金属原子を弾き飛ばす物理的な断面積の計算および膜内の狙った深さに空孔を分布、導入された点欠陥が熱エネルギーによってどのように移動・合体して線状の欠陥へと構造変化するかを物理的なエネルギー勾配から導出）
具体例としてデータ欠損時の転送中断を回避するデータ転送装置が挙げられます。
従来のバースト転送（まとまったデータを一気に送る高速転送方式）ではデータの一部が欠損すると設定されたデータ長に満たず、装置がデータの到来を待ち続けて転送が中断する問題がありました。
これに対して、送信側装置から受信側装置へデータを分割して転送する装置で記憶装置と制御装置を備え、制御装置は入力される各単位データに対し、それが最後であるかを示すフラグを対応付けて記憶装置に格納する記憶処理を実行し、データの最後を検知するまではあらかじめ定めた設定バースト長で転送を行う第1の転送処理を行い、一方、データの最後を検知した際に未送信の単位データ数が設定バースト長に満たない場合は実際の残データ数に合わせてバースト長を短く調整し、調整後のバースト長で転送を実行する第2の転送処理を実行することにより、データの一部が欠損して端数が生じた場合でも受信待ちによるタイムアウトや動作停止を招くことなく転送処理を完結させて後続データの転送を維持できるデータ転送装置が開発されています（以下URL）。
データ欠損時の転送中断を回避するデータ転送装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7781665/15/ja
関連する専門分野の例：電子工学（バースト転送を実現するためのハードウェア・アーキテクチャの設計、異系統のクロック間でデータを安全にやり取りするための同期化ロジックの構築、ＡＸＩバス・プロトコル等の標準インターフェースに準拠したバスコントローラの設計、ＦＩＦＯ記憶装置における書き込みアドレスと読み出しアドレスを管理するポインタ制御回路の構築、メタステーブルを回避するための多段フリップフロップを用いた同期回路の設計とタイミング検証）、情報工学（転送スループットを最大化するためのデータ分割最適化アルゴリズムの実装、例外処理（データ欠損）発生時の制御フローの設計、送信側と受信側のクロック周波数比に基づき全体の転送時間を最小化する最適な分割数ｋを導出する演算ユニットの設計、データエンド信号をトリガーとして残存する未送信データ数から次に実行すべきバースト長を即座に計算する算術回路の実装、データ欠損検知時のエラーリカバリ手順と後続フレームの転送再開を円滑に行うためのキュー管理ロジックの最適化）
従来、高い安全性を得るための回路二重化は回路規模の増大を招くだけでなく、消費電流などのリーク情報を増加させ、外部攻撃への耐性を低下させる課題がありました
これに対して、平文を暗号化する第1暗号器とその暗号結果を即座に復号する第1復号器および元の平文と復号結果を比較する比較器を備えた半導体装置であり、第1暗号器が複数の平文を順次暗号化するのと同期して第1復号器がその暗号データを順次復号し、制御部はこれらの一致確認によりリアルタイムで故障判定を行うこの構成により、暗号器そのものを二重化せずとも暗号化と復号化という対照的な処理を同時に走らせることで、回路規模の増大を最小限に抑えつつ故障検知を可能にし、また、暗号化と復号化のノイズが互いに干渉し合うことで消費電流解析等のサイドチャネル攻撃に対する防御力を向上させる半導体装置が開発されています（以下URL）。
自己整合型復号検算による低面積・高耐性な暗号処理用半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7766503/15/ja
関連する専門分野の例：電子工学（暗号演算アルゴリズムをシリコン上に実装するための論理合成、暗号化と復号化が完全に同期して動作するように厳密なタイミング設計、AES等の暗号アルゴリズムに基づいた論理ゲートレベルの回路設計、暗号化と復号化の演算パイプラインにおいてノイズ相殺効果を最大化するためのセル配置および配線の最適化、故障注入攻撃（フォールト攻撃）に対する検出感度を高めるための比較器の高速動作検証）、情報工学（物理的なリーク情報から秘密鍵が推定されるリスクの評価、安全性を担保する制御ロジックのアルゴリズムの設計、試作チップの漏洩情報量の測定と安全性評価、機能安全規格に準拠した故障判定基準およびエラーリカバリフローの設計、暗号器のハードウェア故障が暗号強度に及ぼす影響のシミュレーション）
具体例として抵抗変化型の記憶素子を含む半導体装置が挙げられます。
従来、微細化に伴う電源電圧の低下や温度変化により記憶素子と参照素子の電位差が十分に確保できず、誤読み出しが生じる問題がありました。
これに対して、抵抗変化型の記憶素子と参照抵抗素子を備え、クランプ回路を介してこれらに固定電位を印加することで生じるセル電流および参照電流をプリチャージされた第1および第2の配線を介して放電させ、その電位差をセンスアンプで増幅する構成を採る半導体装置であり、これら配線に容量結合された第3の配線（シールド線等）と、そこに電荷を供給する電荷供給回路を備え、放電期間中に第3の配線の電位を上昇させることで容量結合を介して第1・第2の配線の電位を動的にブーストし、放電時間を稼ぐとともにセンスアンプ入力前の電位差を拡大させることにより、低耐圧なトランジスタを使用しつつ低電圧動作時でも高い読み出しマージンを確保し、微細化と信頼性を両立させた半導体装置が開発されています（以下URL）。
抵抗変化型の記憶素子を含む半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7781708/15/ja
関連する専門分野の例：電子工学（回路トポロジの最適化、物理的な寄生要素を活用したブースト機構の設計、プロセスばらつきや温度変動下でも安定した読み出しマージンを確保するためのタイミング制御、寄生容量を逆利用した電荷供給の定量的設計、配線層の断面構造に基づき第1・第2の配線とシールド線（第3の配線）間の寄生容量を抽出する電磁界シミュレーション、電荷供給回路（電流源や負帰還回路）の電流値を記憶素子の磁気抵抗比や動作温度範囲に合わせて最適化、昇圧時に配線電位がトランジスタのゲート絶縁膜耐圧を超えないようクランプ電位とブースト量の安全マージンの計算）、情報工学（メモリセルからシステムレベルまでのデータ信頼性の解析、アクセス遅延と電力効率のトレードオフ評価、いかに効率的な読み出しシーケンスを構築するかの検討、センスアンプのオフセット電圧やランダムノイズがビットエラーレートに与える影響の統計的解析および必要な電位差の目標値の策定、放電期間を延長することによるメモリアクセスレイテンシの増加と読み出し成功率（歩留まり）向上によるシステム全体のパフォーマンス改善効果のシミュレーション）
具体例として放電終止時の温度予測に基づくバッテリ残量検知半導体装置が挙げられます。
バッテリの取り出し可能容量は温度に強く依存するところ、従来技術では現在の温度のみで計算を行うため、放電に伴い温度が変化する場合に検知誤差が拡大する問題がありました。
これに対して、バッテリ電圧、電流および温度のリアルタイム測定値から将来の放電終止時における温度を予測し、その予測値を反映させた残量検知を行う半導体装置であり、予測ユニットは現在の温度変化率と電圧変化率から放電終止までの残時間を導出し、放電終止時の予測温度に基づき現在の温度情報を補正し、残量検知ユニットはこの補正された温度を用いて低温下で増大するバッテリの内部抵抗情報を動的に生成して予測ユニットへフィードバックし、予測ユニットはこの内部抵抗情報と電流値から内部電圧降下を精密に考慮した放電終止時温度考慮後のバッテリ電圧を算出し、これを基に残量検知ユニットが最終的な残量を特定するこの閉ループ的な予測・補正プロセスにより、放電末期に真値へ収束する精度の高い残量検知が可能な半導体装置が開発されています（以下URL）。
放電終止時の温度予測に基づくバッテリ残量検知半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7653830/15/ja
関連する専門分野の例：電気化学（リチウムイオン二次電池の温度変化に伴う内部抵抗の非線形な挙動の解析、予測ユニットで使用する数式モデル（等価回路モデル）のパラメータ同定、バッテリの開放電圧と充電状態の温度依存性データの取得と定式化、低温領域におけるリチウムイオンの移動度低下が内部抵抗 R に与える影響の定量化、特性マップの作成において異なる電流レートや環境温度下での満充電容量の変化の測定と記憶回路の最適配置）、制御工学（測定された離散データから将来のバッテリ状態を予測するための観測器や推定アルゴリズムの設計、電圧変化率および温度変化率を算出するためのデジタルフィルタの設計とノイズ除去、遅延要素を含むフィードバック制御系においてサンプリング期間ごとの収束性と計算負荷の最適化、放電終止電圧に到達するまでの残時間を算出する予測ロジックの実装と動的な動作条件下での予測精度評価）
具体例としてバッテリなどの電源に対して逆接保護を備えた半導体装置が挙げられます。
従来の故障診断では電力用トランジスタをオフにする必要があり、オン状態やスイッチングの過渡期間に発生する故障を迅速に検出できないという問題がありました。
これに対して、バッテリから負荷へ電力を供給する経路において直列接続された2つの電力用トランジスタ（第1・第2の素子）とそれらに電流を分流する2つのセンストランジスタ（第3・第4の素子）でブリッジ回路を構成した半導体装置であり、診断回路は電力用トランジスタ間の中間ノードN1とセンストランジスタ間の中間ノードN2の電位差を検出し、正常時にはブリッジの平衡条件により両ノードの電位はほぼ等しくなるが、いずれかの電力用トランジスタに短絡やオン抵抗の異常が生じると電位の平衡が崩れ、電圧判定回路はこの電位差が所定値を超えたことを判定し、制御回路が即座に故障を特定して出力を遮断することにより、装置の動作状態（オン・オフ・過渡期）を問わず常時かつ迅速な故障検出が可能な半導体装置が開発されています（以下URL）。
バッテリなどの電源に対して逆接保護を備えた半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7295775/15/ja
関連する専門分野の例：電気電子工学（バッテリの大電力を効率よく流すための電力用トランジスタとそれと全く同じ動きをするセンストランジスタを1枚のシリコンチップの上に誤差なくレイアウトする設計、数十アンペアという大電流が流れた際の熱の影響の計算、温度が変わってもブリッジ回路のバランスが崩れないように素子の配置の検討、スイッチが切り替わる瞬間のノイズの解析および誤作動しない判定基準の決定）、制御工学（リッジ回路から送られてくる微小な電圧の変化を正常な揺らぎなのか致命的な故障なのか瞬時に判断してシステム全体に停止命令を出すためのロジックの構築、モータなどの負荷が動いている最中の電圧変動の数式化、どんな過酷な動作状況下でも故障を見逃さない安定した診断アルゴリズムの設計、故障を検知したにバッテリを保護するために「どの順番でスイッチを切り、どこへエラー信号を送るか」という一連のセーフティシーケンスの構築）
具体例として動的再構成可能なクロスバー結合型フレームデータ処理回路が挙げられます。
従来のハードウェアフィルタは特定のプロトコルに固定されており、多種多様なネットワーク規格や複雑なパケット解析に柔軟かつ低消費電力で対応することが困難でした。
これに対して、ネットワークから受信したフレームデータをリアルタイムで分類するための処理回路であり、回路はフレームの一部を基準値と比較する複数の構成可能な比較部とその判定結果を統合するマッチング部で構成され、比較部はマスクモードや拡張モード等の複数の動作モードを備え、プロトコルに応じた柔軟なビット抽出を可能にし、マッチング部は比較結果の組み合わせを動的に選択するクロスバー部と論理和・論理積等の演算を多段に実行するカスケード部を有しており、比較結果を再利用したり再帰的に処理したりする構成可能な相互接続を実現することにより、単一のハードウェア上でイーサネットやCAN等の異なるプロトコルあるいは上位層のIP/TCPヘッダ解析をリソースを最適化しつつ高速かつ柔軟に実行できるデータ処理装置が開発されています（以下URL）。
動的再構成可能なクロスバー結合型フレームデータ処理回路→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7766558/15/ja
関連する専門分野の例：通信工学（OSI参照モデルにおけるレイヤ2からレイヤ4（イーサネット、IPv4/v6、TCP/UDP等）のフレーム構造および可変オフセットの挙動解析、プロトコルごとに異なるヘッダ位置を特定するための動的オフセット算出ロジックの仕様策定、AVB（Audio Video Bridging）やTSN（Time Sensitive Networking）規格におけるストリームIDの優先順位付けとそれに基づくQoS制御の要件定義、未知のパケットや不正なパケットを識別するためのディープパケットインスペクション用シグネチャの抽出）、電子工学（柔軟なフィルタ条件を高速に判定するための比較器の演算ロジックおよびそれらを任意に結合させるクロスバースイッチ・カスケードロジックのハードウェアの最適化、ストリームデータに対するシリアル比較処理アルゴリズムの設計、多数の比較結果を最小限の遅延で集約するためのクロスバー部におけるマルチプレクサ網の論理合成とシリコン面積・消費電力の最適化、タイミング制約（ギガビットイーサネットのラインレート等）を満たすためのパイプライン段数の決定と遅延解析）
（２）キオクシア｜開発トレンドと専門性
H01Lが最も多いです。次いでG06F、G11C、H10B、G03Fが多いです。
具体例として裏面合わせ積層搬送による基板処理装置が挙げられます。
従来、基板の微細化に伴い、隣り合う基板との間隔（ピッチ）を広く開けないと加工精度が保てなくなりましたが、その分、装置に入れられる枚数が減り生産性が落ちるという問題がありました。
これに対して、基板を保持するボートとこれを収容する反応管および基板を運ぶ第1・第2のアームを備えた基盤処理装置であり、第1のアームは収容容器から基板を1枚ずつ取り出し、その表裏を反転させて第2のアームへ受け渡す役割を担い、第2のアームは受け取った2枚の基板を裏面同士を重ね合わせた積層状態で同時に支持できる保持部を有しており、この積層ペアをボートの各スロットへと装填するこれら一連の搬送機構により、基板間のガス通路となる空間（ピッチ）を広く維持したまま1回の処理における収容枚数を倍増させ、装置のスループットを向上させた基盤処理装置が開発されています（以下URL）。
裏面合わせ積層搬送による基板処理装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7785649/15/ja
関連する専門分野の例：機械工学（2枚の基板をミクロン単位の精度で重ね合わせて素子形成面に接触することなく高速搬送するためのアーム先端部の物理設計と運動制御、第1および第2のアームが交差して基板を受け渡す際の相互干渉を回避するリンク機構の動力学解析、重ね合わされた基板間の摩擦や静電気によるズレを防止するための保持部（爪部や段状部）の形状最適化および材料選定、搬送中の振動が基板裏面のパーティクル発生に与える影響の評価、加速度プロファイルを最適化する制御アルゴリズムの実装）、化学工学（2枚の基板を密着させた状態で反応管内に配置した際の処理ガス（原料ガスや酸化ガス）の流体挙動の解析、膜厚の均一性を担保するプロセス条件の策定、ボート内の積層基板間におけるガスの拡散挙動および滞留時間のシミュレーション、ALD法における自己停止的な表面反応が積層による熱容量の変化によって阻害されないかを確認する基板温度分布の熱収支解析、複数ロット（数百枚単位）を同時処理する際のガス供給ノズルの孔配置と排気バランスの最適化による基板内および基板間での成膜レートの等方性検証）
従来、接合精度向上のためにステージを意図的に変形させると基板の高さも変わるため、アライメント計測時のピント合わせに時間がかかり生産効率（スループット）が低下する問題がありました。
これに対して、3次元積層半導体の製造等において対向する2枚の基板（第1・第2基板）を精密に位置合わせして接合する装置であり、第1基板を保持するステージとそのステージに意図的な応力を加えて変形させる応力発生器および基板上のマークを計測する計測器を備え、応力発生器によるステージの変形量とそれに応じた基板表面の物理的形状との相関をあらかじめフォーカスマップ（変形モデル）としてコントローラに記憶させており、実際のアライメント処理時には適用した変形量に基づいて最適なフォーカス設定をマップから即座に選択し、計測器のピント合わせを自動実行することにより、基板が凸状等に変形している状態でも広範囲なピント探索（キャリブレーション）を行うことなく高速かつ高精度な位置計測が可能となる基板接合装置が開発されています（以下URL）。
基板変形に追従する動的フォーカス制御機構を備えた半導体基板接合装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7809596/15/ja
関連する専門分野の例：機械工学（応力発生器がステージおよび保持された基板に与える応力分布の解析、サブミクロン単位での基板の反りや伸び（ウエハ倍率）の挙動のモデル化、特定の荷重条件下でのステージの変位量と基板表面プロファイルの変化の定量的評価、真空吸着力が基板の局所的な歪みに与える影響の解析、応力発生器の制御パラメータと実際の変形量との線形性の検証、繰り返し接合動作におけるステージの疲労や熱膨張が変形モデルの精度に及ぼす影響の分析）、応用物理学（変形した基板の斜面に対してアライメントマークの信号波形を歪ませることなく正確に捉えるための光学系設計および画像処理アルゴリズムの構築、基板の傾斜角に応じた計測器の光軸（チルト）補正量の算出、レンズユニットの動的フォーカス追従ロジックの設計、多層膜下のマークをコントラスト良く検出するための撮像条件の最適化、デフォーカス発生時の信号波形の非対称性を数理的に補正してマークの重心座標をナノメートル精度で特定するデジタル信号処理の実装）
従来のエッチングでは加工形状の制御が難しく、微細パターンが先細りしたり、底面に不要な傾斜が生じたりして、歩留まりが低下する問題がありました。
これに対して、ナノインプリント用テンプレートや半導体素子の微細加工においてナノメートル単位の精度で物質を削り取るエッチング方法であり、まず、フッ素等のハロゲンガスを供給し、基板に正のバイアス電圧を印加することで基板表面に１原子層レベルの均一な表面修飾層を形成します（第1工程）、次に、炭素等の固体原料由来のイオンを供給し、負のバイアス電圧によってこれを基板へ引き込み（第2工程）、この時、修飾層のフッ素と入射した炭素イオンおよび基板のシリコン成分が特定の化学反応（SiO2+4F+2C→SiF4+2COなど）を起こし、反応生成物が揮発することで選択された部位の１原子層のみが除去されるこれら２つの工程を交互に繰り返すことにより、底面が極めて平坦で垂直性の高い矩形状の凹凸パターンを形成できるエッチング方法が開発されています（以下URL）。
自己停止型表面反応とイオン衝撃を組み合わせた原子層エッチング方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7789604/15/ja
関連する専門分野の例：応用化学（基板表面におけるガスの吸着挙動とイオン衝撃によって誘起される化学反応の熱力学的安定性をの解析、エッチングの自己停止性を担保する条件の策定、結合解離エネルギーの観点からSi-O結合（530 kJ/mol）を破壊してより安定なSi-F結合（590 kJ/mol）へと転換させるための最適なフッ素修飾密度の算出、X線光電子分光法等を用いた第1工程後の表面被覆率の定量的評価、反応副生成物であるSiF4やCOが速やかに気化・脱離するためのチャンバ内圧力および温度条件の最適化）、量子物理学（固体原料から高純度なイオンを抽出・収束させて基板への入射エネルギーをバイアス電圧によって精密に制御する機構の設計、FCVA方式における電磁フィルタの設計により炭素イオンビームから不要な粒子を排除しイオン純度を向上させる技術の探索、シース領域における電位勾配のモデル化、基板に印加する正負のバイアス電圧パルスの立ち上がり時間やデューティ比がエッチングレートに与える影響の解析、電子レンズを用いたイオンビームの空間的な収束制御ロジックの構築）
従来の形状再構築では一般多項式近似を用いるため、微細構造の底部の予測精度が低く、時間経過に伴う形状変化の追跡に膨大なパラメータ調整が必要でした。
これに対して、Ｔ－ＳＡＸＳ（透過型小角Ｘ線散乱）等の放射線回折を利用して高アスペクト比を持つ微細パターンの断面形状を非破壊で推定する検査装置であり、装置は放射線を測定して実測スペクトル（第1のスペクトル）を生成する測定部と、物理モデルに基づき形状を再構築するコントローラを備え、コントローラはドライエッチング中のイオンの速度分布関数（マクスウェル分布等）に由来する入射角度分布を考慮してエッチング深さに応じたイオンフラックス量を定式化した形状関数を使用し、この関数にパラメータを適用して加工断面を予測し、得られたシミュレーション結果（第2のスペクトル）が実測値と一致するようにパラメータを最適化することで少ないパラメータで実形状に忠実な再構築が可能となり、ボウイング形状等の複雑な経時変化も高精度かつ迅速にトレースできる検査装置が開発されています（以下URL）。
物理モデルに基づく形状関数を用いた非破壊断面形状再構築検査装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7789600/15/ja
関連する専門分野の例：物理工学（ドライエッチング装置内における反応性イオンの動力学を解析し、イオンフラックスの指向性や分布が側壁形状（ボウイング等）に与える影響を物理数式として定式化、処理ガスの熱平衡状態に基づきマクスウェルの速度分布関数を用いたイオンの入射角度分布のモデル化、シース電界強度やガス圧の変動が形状関数の次数やパラメータに与える物理的相関の定量的評価）、数理情報学（実測スペクトルとシミュレーションスペクトルを高速に照合するための最適化アルゴリズムの構築、第1と第2のスペクトル間の一致度を評価する損失関数の定義、パラメータ調整における勾配降下法等の収束ロジックの実装、形状関数を解とする代数方程式の数値解法を用いた高速演算ユニットの設計、プロセス条件の変更に対してロバストな初期パラメータの推定アルゴリズムの設計）
具体例としてデバイス主導のデータ配置とホストへの物理位置通知による階層統合型メモリシステムが挙げられます。
従来、ホストとSSDでアドレス変換やGC（ガベージコレクション）が重複し、メモリ消費の増大とI/O性能の低下を招いていました。
これに対して、消去単位である複数のブロックを有するメモリダイとそれらを制御するコントローラで構成されたメモリシステムであり、コントローラがメモリダイを重複なくドメインに分類管理し、 ホストがドメインを指定してデータを送るとコントローラは当該ドメイン内の最適なブロックを自律的に選択して書き込み、書き込み完了後にその物理的な所在（ダイおよびブロックの識別子）をホストへ通知するこの構成により、ホストは不良ページ処理等の複雑な制約から解放されつつ通知された物理アドレスを自身の管理テーブルに直接マッピングでき、二重管理が解消され、I/O性能の向上と寿命の向上を実現するメモリシステムが開発されています（以下URL）。
デバイス主導のデータ配置とホストへの物理位置通知による階層統合型メモリシステム→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7524443/15/ja
関連する専門分野の例：情報工学（ホストOS側で動作するグローバルFTLとメモリシステム間の通信プロトコルおよびデータ整合性アルゴリズムの設計、ライトコマンドに対するレスポンスとして返ってくる物理アドレス（ブロック番号・オフセット）をOS上の論理ブロックアドレスと直接紐付けるための統合型ルックアップテーブルの実装、デバイス側からガベージコレクションの発生が通知された際にOS側の管理テーブルを矛盾なく高速に更新するためのデータ構造の定義）、電子工学（不揮発性メモリ（NANDフラッシュ等）の物理的特性や制約をコントローラのロジックで適切にハンドリングして抽象化された物理情報をホストに提供する機構の構築、メモリダイ固有の消去単位（ブロック）や書き込み順序の制約および製造過程で生じる不良ページの存在をホストに見せないように隠蔽する制御ロジックの構築、指定されたドメイン内で複数のダイを同時に駆動（並列動作）させるためのスケジューリングおよび物理的な信号伝送タイミングや電圧制御の最適化）
従来、ポインタ数が極端に多いデータ転送が発生すると記述子の先読みによって内部メモリが枯渇し、他の単純な読み出し処理まで停滞させてしまうという問題がありました。
これに対して、ホストからの読出しコマンドを複数のデータタグに分割して管理するDDMAコントローラを備えた半導体記憶デバイスであり、コントローラが各データタグに紐付くデータ転送記述子をプリフェッチし、その数が設定された閾値を超えているか判定し、記述子数が少ない通常のタグは準備が整い次第アウトオブオーダーで高速に送信し、閾値を超える非定型タグについては専用の第1のリストへ隔離し、隔離されたタグはリストの先頭に到達しかつデータの準備が完了するまで追加の記述子フェッチを保留した上で第2のリストへ移動させて順次処理を行うことにより、一部の複雑なデータ転送がオンチップRAMを占有することを防ぎ、デバイス全体のメモリ利用効率を維持しながら定型的な読み出し処理のスループットを向上させる半導体記憶デバイスが開発されています（以下URL）。
複雑なデータ転送記述子を分離処理する機能を備えた半導体記憶デバイス→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7574381/15/ja
関連する専門分野の例：電子工学（ハードウェア資源の排他的制御ロジックの設計、SSD内部の高速メモリ（RAM）という物理的な在庫スペースが一部の複雑な注文（記述子）によって占有されないようハードウェアレベルで交通遮断を行う機構の構築、高スループット維持のための非同期パイプライン解析、データの準備が整った順に物理バスへ流し込む順不同実行を実現して電気信号の待ち時間を排除する回路トポロジの検討）、情報工学（動的優先度付き命令スケジューリング・アルゴリズムの検討、記述子数というコスト（計算負荷）を指標に届いたコマンドを高速道路を通すもの（定型）と一旦路肩に寄せるもの（非定型）に瞬時に分類する判定ロジックの設計、抽象化されたリスト構造によるリソース競合の解決と解析、「第1のリスト」「第2のリスト」といったデータ構造を用いてメモリオバランを論理的に回避してシステム全体の公平性と効率を最大化するキューイングモデルの構築）
具体例として相互帰還リセット型DFE回路（過去のデータの判定結果を利用して今届いたデータのノイズを打ち消す回路）を搭載した半導体記憶装置が挙げられます。
従来の高速通信の信号歪みを補正する従来の多相分割方式では回路規模が大きく消費電力が増大するため、メモリチップの小面積化を阻害する問題がありました。
これに対して、不揮発性メモリセルとともに信号補償を行う第1および第2の回路を備えた半導体記憶装置であり、第1回路は正転クロック、第2回路は反転クロックに同期して交互に入力データを取り込む2タイム・インターリーブ構成を採り、各回路はラッチ回路を内蔵し、直前のビットデータの判定結果を参照電圧の比較に反映させ、両回路が互いの状態を監視し合う（具体的には、第1回路は第2回路が確定させたデータを用いて自身の判定精度を高め、かつ第2回路からの完了信号を受けて自身のラッチをリセット。第2回路も同様の動作）この相互リセット構造により、クロックにのみ頼る制御よりも高速な初期化が可能となり、最小限の回路面積で高速通信への対応と低消費電力化を同時に実現する半導体記憶装置が開発されています（以下URL）。
相互帰還リセット型DFE回路を搭載した半導体記憶装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7797301/15/ja
関連する専門分野の例：電子工学（ナノスケールのMOSFETを用いた超高速アナログ・デジタル混在回路の物理設計、増幅器（LT-SA回路）内のトランジスタのドライブ能力をフィードバック量に合わせて調整する回路シミュレーション、相互リセット制御におけるタイミング・ハザード（誤動作）を回避するための論理ゲートの遅延解析と配置配線の最適化）、通信工学（メモリコントローラとの伝送路で発生する符号間干渉を数学的にモデル化、伝送チャネルの特性に基づき過去のデータが現在の判定に与える影響を打ち消すための最適なフィードバック利得の算定、2タイム・インターリーブ方式を用いた際の通信速度向上に対するビットエラーレートの定量的評価と検証）
従来、書込み時の温度は外部コントローラが管理していましたが、検出時点とのタイムラグや記録単位の粗さにより故障解析や温度交差補正を正確に行うことが困難でした。
これに対して、書込み動作（プログラム動作）を実行する際にメモリチップ内部の温度センサから取得した温度情報をユーザデータと同時にメモリセルアレイ内の冗長領域へ自律的に書き込む不揮発性メモリであり、1つのメモリセルに対し複数段階でしきい値電圧を設定するマルチステージプログラム（フォギーファインプログラム等）を採用し、第1プログラム動作において、データ用のメモリセルのしきい値電圧を粗く設定する一方で温度記録用のメモリセルは初期状態（第2区間）に維持し、続く第2プログラム動作において、データ用セルを精密な目標電圧に設定すると同時に温度記録用セルのしきい値電圧を温度センサが検知した実測温度に応じた2つの区分（第4区間）のいずれかへ移行させるこの一連の動作により、外部からの特別なコマンド制御を介さずに書込み実行直前の正確な温度を最小の処理負荷で各ページ単位に記録することが可能となり高度な故障解析を実現できる不揮発性メモリが開発されています（以下URL）。
書込み動作時の温度情報を自律的に記録するマルチステージプログラム方式不揮発性メモリ→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7700069/15/ja
関連する専門分野の例：電子工学（メモリセルのしきい値電圧分布の物理的挙動の解析、温度変化が電荷保持特性やセル間相互干渉に与える影響を定量的モデルとして構築、ＴＬＣ（Triple Level Cell）等の多値記録における各ステート間のマージンが温度依存性によってどのように変動するかの評価、隣接するデータ用セルへの電気的干渉を抑制してデータ化けを防ぐ最適パルス電圧の設計、オンチップ温度センサの精度および応答速度がプログラムパルスの印加タイミングに与える熱力学的解析）、情報工学（メモリチップ内部のシーケンサにおける制御ロジックの最適化、ホストとの通信プロトコルを維持しつつ背後で温度情報を効率的にパッキング・多重化するアルゴリズムの設計、訂正符号を通さずとも高い信頼性で温度を復元する論理回路の実装、フォギーファイン動作のステートマシン内へ温度取得ステップをレイテンシを増加させずに組み込むためのパイプライン処理制御ロジックの構築、故障解析時に過去の温度ログを効率的に抽出するための冗長領域（スペア領域）のマッピング手法およびデータ管理プロトコルの策定）
具体例としてウェハ反りに起因するアライメントずれを補正する異種積層型半導体装置が挙げられます。
従来、積層体の貼合時、ウェハの反りにより接合パッドの位置が本来の設計からずれて接触不良が生じる問題がありました。
これに対して、回路積層体（第1積層体）とメモリセル等のアレイ積層体（第2積層体）を貼合面で接合した半導体装置であり、各積層体は配線とビアおよび接合用の金属パッドを備え、ウェハ固有の幾何学的な反りに適応させるため第1パッドと第2パッドの平面寸法（縦・横）をあえて非対称、または互いに異なる形状に設計（具体的には、第2積層体の反り方向（中心方向または外周方向）をあらかじめ予測し、第1パッドの寸法をその反り量を見越して大きく設定するMAG補正を施したレイアウト）されていることにより、貼合時に物理的な位置ずれが発生してもパッド同士の十分な接触面積が確保され、微細な接合部における電気的導通の信頼性を高めた半導体装置が開発されています（以下URL）。
ウェハ反りに起因するアライメントずれを補正する異種積層型半導体装置→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7807273/15/ja
関連する専門分野の例：電気電子工学（3次元積層プロセスにおける接合界面の寄生抵抗や静電容量を最小化しつつ製造上のマージンを考慮したレイアウト設計基準の策定、積層体間のパッド寸法差が信号伝達の遅延や熱放散に与える影響の評価、ウェハ面内の位置（中心部 vs 端部）によって異なる位置ずれ量に応じてパッド形状を動的に変化させる自動配置配線アルゴリズムの構築、接合強度と電気的接続品質を両立させるための金属パッド材料（Cu, Al等）の選定および表面平坦化の最適化）、制御工学（ウェハの物理的な反りや歪みの計測およびデータを露光装置や貼合装置の動作パラメータへフィードバックする補正モデルの構築、複数のアレイウェハにおける反り特性の統計解析、MAG補正に必要なシフト量や回転量を導出するための数理モデル（座標変換行列）の設計、貼合プロセスにおける機械的加圧がパッドの弾性・塑性変形に及ぼす影響の予測、接合不具合を未然に防ぐためのリアルタイム状態監視ロジックの検討、異種ウェハ間の熱膨張係数差による動的なアライメント変動を補償するための温度プロファイル制御アルゴリズムの設計）
具体例として被覆率均一化のための補助パターン配置工程を含むパターン形成方法が挙げられます。
従来、リソグラフィ工程ではパターンの疎密によってレジスト被覆率が変動し、描画装置の照射補正精度が低下することで微細パターンの寸法精度が損なわれる問題がありました。
これに対して、2枚のレジストパターンを重ね合わせて被加工物を加工するダブルパターニングによるパターン形成方法であり、第1の工程では製品形状の基となる第1の主パターンと、これに重ならない第1の補助パターンを配置した第1のパターンを用い、続く第2の工程では第1の主パターンと部分的に重なりかつ既形成の第1補助パターンを避けた位置に第2の主パターンと第2の補助パターンを配置した第2のパターンを用い、これら補助パターンは最終的な製品形状（両パターンのAND部分）には関与せず描画領域内におけるレジストの局所的な占有面積（被覆率）を均一化させる調整役として機能するこれらの構成により、パターンの疎密に起因する電子線描画等の補正誤差が抑制され、ダブルパターニングにおける高い重ね合わせ精度と設計値に忠実な加工寸法を安定して実現できるパターン形成方法が開発されています（以下URL）。
被覆率均一化のための補助パターン配置工程を含むパターン形成方法→https://www.j-platpat.inpit.go.jp/c1801/PU/JP-7451365/15/ja
関連する専門分野の例：応用物理学（電子線や光とレジスト材料との物理的相互作用の解析、パターンの疎密が引き起こす近接効果や現像速度の不均一性を定量的モデルとして構築、補助パターンの形状および配置密度が電子ビーム散乱による蓄積エネルギー分布に与える影響のシミュレーション、算出されたレジスト被覆率に基づき電子線描画装置のドーズ量（照射量）をリアルタイムで最適化する物理補正アルゴリズムの実装、犠牲層エッチング時におけるマイクロローディング効果（パターン密度によるエッチング速度差）の評価と補助パターンによる平坦化の検証）、情報工学（主パターンの干渉を避けつつ被覆率を均一化する補助パターンを自動生成する計算アルゴリズムの設計、第1および第2の主パターンが交差する「AND部分」の抽出および全領域の被覆率を一定に近づけるための空間充填タイリング・ロジックの構築、描画データ生成時における数億個規模の図形演算処理の高速化、設計パターンと完成形状の差の予測および製造誤差を最小化するための補助パターンの最適配置を導出するシステムの設計）
（３）まとめ
確認されたのは、ほぼ半導体関連の出願です。
当該出願に関連する分野としては、電気系、情報系が多いです。
その他、機械系、物理系、化学系、材料系が求められる場合もあります。
３.６ 共同出願人との開発例
共同出願人からはビジネス的結びつきがわかります。
技術によっては、開発をアウトソーシングしている可能性もあります。
各社の共同出願人（筆頭出願人）は以下のとおりです。
（１）ルネサスエレクトロニクス
詳細の説明は省略します。
（２）キオクシア
詳細の説明は省略します。
（３）上記（１）～（２）（共同出願人）のまとめ
2社とも特定企業との共同出願がかなり多いです。
４ 開発に求められる専門性
上記３で示した特許分類≒開発人材に求められる専門性、だと仮定します。
上記各特許情報には以下の人材が関わっていると言えます。
・電気系分野（電子工学、電気電子工学など）
デバイス全体の等電位分布および電界緩和構造の設計、導電性薄膜の抵抗値制御による高電圧分圧回路の最適化解析、キャリア蓄積層の形成制御を核とした低損失・高耐圧トレードオフの最適化設計、寄生素子活性化を抑制するキャリア再結合中心の局所分布設計、非同期クロック境界におけるデータ整合性設計、暗号化・復号化の相補的動作によるノイズ相殺・攪乱回路の設計、寄生容量を利用した動的電位ブースト回路の設計、パワー素子と微小信号素子の特性整合を考慮したレイアウト設計、動的再構成可能なデータパスおよび論理演算ユニットのハードウェア実装、物理デバイス固有の制約（不良や劣化等）を論理的に隠蔽して一様なリソースとして提示する制御回路の設計、ハードウェア資源の排他的制御および動的再構成ロジックの設計、物理的な遅延制約下における非同期リセット制御機構の最適設計、極微細化環境下における電荷輸送およびポテンシャル障壁の動的安定性の解析などが求められます。
・情報系分野（情報工学、制御工学、通信工学、数理情報学など）
データスループット最大化のための動的リソース割り当てアルゴリズムの検討、例外処理およびデータ整合性確保のための論理フロー最適化と解析、物理的実装に起因するサイドチャネル情報漏洩リスクの定量的解析、微細化に伴うデバイスばらつきを許容する読み出し制御シーケンスの最適化、時系列センシングデータに基づいた非線形システムの未来状態推定器の設計、動的な負荷変動およびスイッチング過渡応答に埋没しない故障判定アルゴリズムの設計、多階層プロトコルの構造解析およびパケット識別仕様の最適化設計、物理モデルに立脚した逆問題（スペクトルからの形状推定）の数値的解決、ホスト・デバイス間の役割分担を最適化するための階層横断的な通信プロトコルの設計、コスト指標に基づく適応型タスクスケジューリングアルゴリズムの検討、伝送路の非理想的な周波数特性を補償する適応型信号等化アルゴリズムの検討、極微細化環境下における電荷輸送およびポテンシャル障壁の動的安定性の解析、限られたハードウェア資源におけるリソース競合回避とスループット最大化の検討、ナノスケール製造誤差を許容しつつ性能を担保する冗長性レイアウトの解析、不確実な物理現象（歪み・反り）に対する幾何学的精度を担保する補正アルゴリズムの検討、幾何学的制約条件下における大規模図形データの最適配置・論理演算アルゴリズムの検討などが求められます。
・機械系分野（機械工学など）
極微細空間（トレンチ）における多層薄膜積層時の熱応力・機械的歪みの信頼性検討、製造マージン確保のための構造寸法許容差の策定、異方性物理衝撃による表面格子欠陥の導入深さと結晶歪みの応力解析、多自由度リンク系における精密軌道計画および干渉回避ロジックの設計、弾性体理論に基づいた超精密構造物の動的変形制御および数理モデルの構築などが求められます。
・物理系分野（応用物理学、量子物理学、物理工学など）
高エネルギー粒子衝突に伴う原子弾き出しプロセスの定量的解析、非平衡状態における点欠陥の拡散動力学および転位形成のエネルギー障壁解析、センシングデータに基づく非定常な観測対象の動的キャリブレーションの検討、荷電粒子ビームの輸送・制御技術による微細エネルギー付与の最適化、極微細領域における相界面相互作用の物理的モデル化および定式化、物理的な構造不連続点におけるエネルギー伝達特性のモデル化および均一化設計などが求められます。
・化学系分野（電気化学、化学工学、応用化学など）
動的環境下における電気エネルギー蓄積媒体の多変量特性解析、物理化学的パラメータのモデル化による挙動予測アルゴリズムの基盤設計、多相流・化学反応が共存する閉鎖系空間における物質移動プロセスのモデル化、極限環境下における固体表面の分子・原子レベルでの相界面反応制御などが求められます。
・材料系分野（材料工学、材料科学など）
多層異種材料界面における密着エネルギーの評価および剥離耐性の検討、三次元微細構造に対する成膜追従性と異方性加工プロセスの整合性検討、結晶欠陥の集積および相互作用による金属薄膜の組織強化設計などが求められます。
ただし、上記特許出願にあたっては、共同出願者やその他事業者に技術をアウトソースしている可能性もあります。
５ まとめ
半導体に関する出願が多く確認され、これらの出願につながる開発がおこなわれている可能性があります。
関連する大学の専攻として、電気、情報、機械、物理、化学、材料における研究分野が該当する可能性があります。
本記事の紹介情報は、サンプリングした特許情報に基づくものであり、企業の開発情報の一部に過ぎません。興味を持った企業がある場合は、その企業に絞ってより詳細を調べることをおすすめします。
参考記事：1社に絞って企業研究：特許検索して開発職を見つける方法4
以上、本記事が少しでも参考になれば幸いです。
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＜出典、参考＞
・特許情報プラットフォーム（https://www.j-platpat.inpit.go.jp/）にて公開されている情報
・会社四季報 業界地図2024年、2025年版、2026年版 東洋経済新報社
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